在仲裁器收到命令译码器发来的命令后，该命令就传送到命令发生器，命令时序器即用3 个移位寄存器产生正确的命令时序后发给DDR SDRAM。1 个移位寄存器用来控制激活命令时序，1 个用来控制READA 和WRITEA命令，1 个用来计时操作命令的持续时间，为仲裁器确定最后的请求操作是否完成。数据路径模块提供了DDR SDRAM 到FPGA 的数据通道。在和DDR SDRAM 接口的一方，数据路径模块将从DDR SDRAM 过来的数据总线宽度翻倍，并在200MHz 的时钟频率接收DDR SDRAM 在100MHz 时钟的上下沿送出的数据。在和FPGA 接口的一方，数据路径模块将从FPGA 送来的数据宽度减半并以2 倍的速率送给DDR SDRAM。4 系统实现的功能及结果分析逻辑分析仪SignalTap II 是QUARTus II 软件中集成的一个内部逻辑分析软件，使用它可以观察本设计的内部信号波形。在系统的软件设计和仿真完成之后，将编译后的文件下载到系统的硬件中，对DDR SDRAM 控制器的状态转移和读写流程中各个信号进行了实时的采集与显示。
如图8 所示，是控制器读数据时嵌入式逻辑分析仪采集到的波形图。第9 行到第15行的信号显示的是读流程中各状态之间的切换过程。读命令发出之后，经过CAS 潜伏期，DDR SDRAM 突发传输8 个数据，并产生选通信号DQS。控制器在读到数据线DQ 上的数据后，将数据宽度加倍，传送到后端缓存中。
将所设计的控制器用于最高采样速率为10MHz 的数据采集系统中，DDR SDRAM 工作的差分时钟为100MHz，容量为32MByte，系统运行性能良好，能够较好的完成DDR SDRAM与AD 转换模块，PCI 总线接口模块之间的数据交换。图10 为数据采集卡对10kHz 正弦信号采样的波形。
5 特色描述
(1) 本设计在深入了解DDR SDRAM 工作原理的基础上，确定了DDR SDRAM 控制器的总体方案和模块化设计方法。
(2) 用FPGA实现的DDR SDRAM的控制器能在很高的速度下完成数据的读写和复杂的控制操作，工作可靠。
(3) 该控制器解决了DDR SDRAM 用于高速数据采集的关键技术问题，对增加数据采集系统的缓存容量具有重要意义。
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