（a）电路结构
图4.2.4 同步RS触发器
我们看到，在CP的控制下，锁存器并非随时受输入信号的影响。只有当CP信号为“1”时，输入信号才会起作用。CP信号即时钟信号，时钟信号是数字系统的时间基准，用来协调（或同步）数字系统中各部分的动作。鉴于时钟信号的重要性，设计者们采取各种措施保证其信号质量，使之避免干扰。在数据信号不可靠而时钟信号相对可靠的条件下，采用窄时钟脉冲将显著提高锁存器的抗干扰能力。
除了改善抗干扰能力，CP信号还起另一个作用：消除竞争冒险。假如R信号由0变1，S信号由1变0，理想情况下，Q和 Q 将同时变化，Q由1变0，Q 由0变1。实际上，由于传输路径不同，R、S到达锁存器会有时间差。我们不妨假设S信号落后于R信号△t秒。这样，锁存器将在△t秒内处于S=1，R=1的非正常工作状态，输出Q=1, Q=1，这样的输出在数字系统内产生尖峰脉冲，导致逻辑错误。为了消除这种竞争冒险现象，我们可以引入CP信号，CP信号使锁存器接收输入信号的时间至少推迟了△t秒，输入信号稳定后才允许锁存器进行逻辑运算。这种情况下，CP信号也叫选通脉冲。
在集成电路产品中，除了RS锁存器外，还有D锁存器【图4.2.7（a）】。
图4.2.7 D型锁存器电路
（a）基本形式
脉冲选通锁存器有一定的抗干扰能力。然而，在CP=1期间，如果输入信号多次变化，输出也将多次变化。主从触发器【图4.2.8（a）（b）】比脉冲选通锁存器进了一步。
(a)
(b)
图4.2.8 主从结构RS触发器
（a）电路结构 （b）图形符号
主从RS触发器由两个脉冲选通RS锁存器级联而成。这两个脉冲选通RS锁存器的CP信号是互补，因此前级接收信号时，后级就不接收信号；后级接收信号时，前级就不接收信号。在CP=1期间，前级接收输入信号，后级不接收输入信号。如果输入信号多次变化，前级的输出（即后级的输入）也将随之多次变化，但后级的输出不变。在CP由1变0那一刻，后级接收输入信号，后级输出将随之变化。但是，因为CP＝0期间，前级不接收输入信号，它的输出将不再变化，它将保持CP由1变0那一刻的状态。所以后级的输出也将保持CP由1变0那一刻的状态。
请注意，前级的输入就是触发器的输入，后级的输出就是触发器的输出，所以，主从触发器的动作特点是，在CP的一个周期内，触发器在CP＝1期间接收信号，但是输出最多变化一次。输出变化的时刻位于CP下降沿，即CP由1变0的时刻。
边沿触发器的抗干扰能力比主从触发器又提高了一步。边沿触发器由脉冲选通锁存器和脉冲边沿检测器组成。
脉冲边沿检测器 脉冲选通锁存器
脉冲边沿检测器实现时钟信号脉冲宽度变换的功能，在CP上升沿到来时，它产生一个极窄的正脉冲，一般为若干纳秒。于是，脉冲选通锁存器接收输入信号的时间被限制在这几纳秒之内。输入信号在这个脉冲出现时已然稳定且在脉冲持续期无变化，那么，锁存器的输出将仅仅取决于CP由0变1时刻的输入。所以，边沿触发器的动作特点是，在CP的一个周期内，触发器在CP的边沿时刻接收信号并使输出变化。如果我们不是如此倒霉，以致干扰就在CP边沿出现的话，边沿触发器将不会因为干扰的存在而误动作。
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