异步FIFO的设计关键

     异步 FIFO 是一个经典的跨时钟域设计，体现了很多跨时钟域设计方法。

     其中最重要的有两点。一是单个信号跨时钟域，由于两个时钟不同，跨时钟信号不能满足新的时钟的建立和保持时间所造成的亚稳态问题（见什么是亚稳态？）。二是多个控制/状态信号的跨时钟传递。具体地说，就是当你把一组信号传递到另外一个时钟域的话，这一组信号可能因为延迟不同，这样到达新时钟域之后，得到的数据相差一个老时钟域的时钟周期。在异步FIFO中，需要传递的是一个计数器，这个计数器可以编码成格雷码（gray code），这样的编码每次只变化一个位，避免了多个跨时钟域信号同时变化。注意，这里其实还对格雷码的相对延迟和相关的时钟周期有一个要求，这就是异步FIFO中最关键的一点。

    读写指针如何控制，不是异步FIFO的设计关键，所有FIFO都存在这一问题，稍微考虑一下都很容易清楚。
    再问问大家：更加复杂的跨时钟域设计应该怎么办？ （答:当然是使用异步 FIFO ！ ） (

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