简单的时序逻辑电路的设计实验

　　时序逻辑电路的输出是与时序（时钟）是有关联的，前面介绍的触发器就是一种最简单的时序逻辑电路。

　　1．寄存器

　　具有将二进制数据寄存起来功能的数字电路称为寄存器。寄存器主要是由具有记忆功能的触发器组合起来构成的。

　　1)．寄存器简介   上图为4位寄存器电路框图，4位数据输入端为DO—D3：CLR为清零端，低电平有效：CLK为时钟端，上升沿触发：输出端为QO—Q3。下图为由D触发器构成的4位寄存器内部逻辑电路。

4位寄存器真值表如下表所示。

　　2)．寄存器的设计  在D盘中先建立一个文件名为REG4的文件夹，然后建立一个REG4的新项目，输入以下的源代码并保存为REG4．v。

    module REG4(CLRB,CLK,D,Q);∥模

块声明及输入输出端口列表

    input CLRB，CLK;    ∥定

义输入端口

    input [3:O] D：    ∥定义输

入瑞口

    output[3:] Q;    ∥定

义输出端口

    reg [3:0]Q：    ∥定

义Q为寄存器类型的4位变量

    ／／每当CLK产生上升沿或CLRB产

生下降沿时，执行一遍begin_end块内的

语句

    always @(posedge CLK or negedge

CLRB)

    begin

//begin_end块开始

    if(!CLRB)Q<=O;    ∥如

果CLRB为低电平，Q输出0（非阻塞赋

值）

    else Q<=D;    ∥Q输出

D的值（非阻塞赋值）

    end    ∥

begin_end块结束

    endmodule    ∥模

块结束

　　源代码输入完成后，我们将器件选择为EPM7128SLC84-15。引脚分配需要参考MCU＆CPLD DEMO试验板的电路原理，这里的引脚分配见下表。

引脚名     引脚号     输入或输出     板上丝印符号     CLRB     1     Input     GCLR     CLK     2     Input     GCLK2     D3     39     Input     S3     D2     40     Input     S2     D1     41     Input     S1     D0     44     Input     S0     Q3     29     Output     LED3     Q2     30     Output     LED2     Q1     31     Output     LED1     Q0     33     Output     LEDO

器件编译通过后，可进行仿真，仿真终止时间( EndTime)设为100 u s，输入数据信号(D)每5 u s增加1，时钟信号(CLK)半周期设为2Us，复位信号(CLRB)前5us为低电平，之后为高电平。下图为4位寄存器在QUARTus I|集成开发软件中的仿真波形。接下来进行+．pof至*.jed的文件转换，最后将*.jed文件下载到ATF1508AS芯片中。

　　在MCU&CPLD DEMO试验板上，改变SO~S1的输入状态（开关拨上时为低电平，拨下时为高电平)，然后再按动一下GCLK2键。可以看到，LEDO~LED4的输出状态和表1（4位寄存器真值表）完全吻合。

　　2．锁存器

　　锁存器和寄存器都具有数据暂存功能，但两者也有区别：锁存器一般是由电平信号控制的，属于电平敏感型；而寄存器一般由同步时钟信号控制。因此，当数据信号提前于控制信号并要求同步控制时，可使用寄存器i当数据信号滞后于控制信号时，只能使用锁存器了。

　　1).锁存器简介4位锁存器的电路框图可参考图1，与寄存器的区别是输入的4位数据信号滞后于控制信号CLK，输出由电平信号CLK控制，高电平有效。4位锁存器真值表如下表所示。

   2)．锁存器的设计在D盘立一个LATCH4的新项目，输夕代码并保存为LATCH4.v。

    module LATCH4(CLRB，CL

∥模块声明及输入输出端口列表

    input CLRB，CLK;

义输入端口

    input [3:O]D：

义输入端口

    output[3:0] Q：

义输出端口

    reg[3:O] Q;

义Q为寄存器类型的4位变量

    /每当输入CLRB或CLK

变化时，执行一遍begin_end块

    always @(CLRB or CLK or

    begin

 gin_end块开始

    if(！CLRB) Q=0;

CLRB为低电平，Q输出0(阻塞

    else if(CLK) Q=D;

CLK为高电平时，Q输出D的

值）

    end

 begin_end块结束

    endmodule

块结束

　　源代码输入完成后，我们将器件选择为EPM7128SLC84-15。引脚分配需要参考MCU&CPLD DEMO试验板的电路原理，引脚分配见下表。

引脚名     引脚号     输入或输出   板上丝印符号     CLRB^.     1     Input     GCLR     CLK     2     Input     GCLK2     D3     39     Input     S3     D2     40     Input     S2     D1     41     Input     S1     DO     44     Input     S0     Q3     29     Output     LED3     Q2     30     Output     LED2     Q1     31     Output     LED1     Q0     33     Output     LEDO

器件编译通过后，可进行仿真，仿真终止时间( End Time)设为100 μ s，输入数据信号(D)每5μs增加1，时钟信号( CLK)半周期设为2μs，复位信号( CLRB)前5μ s为低电平，之后为高电平。下图为4位锁存器在Quartus ∥集成开发软件中的仿真波形。接下来进行*.pof至*.jed的文件转换，最后将-.jed文件下载到ATF1508AS芯片中。

　　在MCU&CPLD DEMO试验板上，我们看到改变S3～SO状态的同时LED3—LEDO就发生了变化，这是由于GCLK2键没有按下时为高电平，而输出由电平信号CLK控制，高电平有效。如果按下GCLK2键（为低电平），再改变S3~S0的状态，这时LED3~LEDO就不会发生变化。按下GCLR键后，LED3—LEDO清零全亮。其工作状态和下表（4位锁存器真值表）完全吻合。

    3．移位寄存器

    移位寄存器是一种在时钟脉冲的作用下，将暂存在寄存器内的数据按位左移或右移的数字电路。数据可以采用并行输入、并行输出方式，也可以采用串行输入、串行输出方式，还可以并行输入、串行输出或串行输入、并行输出。因此移位寄存器的使用非常灵活，用途十分广泛。

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