该模拟器通过单片机(AVR8515)与上位机进行异步串行通信,单片机完成通信协议的解包、打包等过程,接收上位机中用户设定的目标和干扰参数,发送模拟器的实时模拟状态信息给上位机。系统以DSP(ADSP-21060)作为脉冲参数的实时计算单元,单片机与DSP问通过双口RAM进行信息交换。DSP得到两个目标的模拟参数后,根据参数变化的时间节拍,计算一个相参帧两目标的各脉冲的初相、载频、脉冲延时等参数,并写给双口RAM。系统以FPGA(XC2V3000)作为信号处理与控制单元,FPGA读取后,在产品提供的处理帧同步信号和同步调制脉冲控制下,结合产品串口传过来的波形类型的信息(如:脉内单频还是线性调频),形成两个目标的延时脉冲,并控制两个目标各自的DDS(AD9858)信号产生单元,产生出两个目标信号。带限的高斯白噪声的数字正交基带也由FPGA产生,并同步AD9957的数字正交上变频功能将基带调制到所需的中心频上。目标1、目标2和噪声信号的合成由模拟电路实现,并实现一定的功率控制,最后输出所需的中频雷达回波信号。模拟器系统各单元时钟的相参性至关重要,由专用时钟管理芯片(AD9510)产生FPGA,AD9858,AD9957的工作时钟。
3 关键模块设计
3.1 数字延时模块
对于脉冲的数字延迟的实现,方法1是将DSP计算得到的延时时钟个数值D,转换为N位的二进制码,利用二进制码进行控制。可采用如图2基于寄存器的方法实现,这种方法优点是没有固定延迟,最小可实现零延迟。但当N增大时,此法耗费的FPGA触发器资源呈几何级数增加,因此,不适用于需要实现很大延时的场合。
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方法2是采用如图3所示的存储转发的方式,具体是:将输入的待延时脉冲,用延时时钟采样后,以左端口地址A在每个延时时钟周期递增加1写入单bit的双口RAM中,右端口以地址B在每个延时时钟周期递增加1进行按序读取,左右端口操作到(2N+1-1)的上限地址后自动返回0地址继续各自递增操作。地址A和地址B满足:B=A—D。D为需要的延时时钟个数值。当A<D时,取负数的补码作为地址B。
方法2避免了大延时情况下触发器资源过度耗费,但存在固定延时,另当延时时钟频率很高时,双口RAM的读写速度难以满足要求。因此,本系统在实践中对方法2进行了改进设计,如图4所示。
本设计将待延时的脉冲经延时时钟采样后,经串并转换形成16 b的数据,每16个延时时钟完成一次串/并转换,并输出一个16 b宽度的双口RAM的左端口写时钟,地址A仍按序累加。将地址A末位补上四个“1”构成宽地址x;x—D=Y(补码形式);式中:D为DSP计算的延时时钟个数值。将Y(二进制)的低四位提取出来作为码值C;其余高位构成图中双端口RAM的右端口读地址。其读时钟由图右的并/串转换单元每16个延时时钟周期输出一个脉冲;并/串转换单元将读出的16位数据转换恢复为脉冲,经过如图1寄存器方式实现的4位寄存器延时环节(控制码为码值C)延时后,输出延时后的脉冲。
该方法将双口的读写时钟降速到延时时钟的16分频,大大降低了双口RAM的速度压力,更易于实现。另16 b的双口RAM也可借助片外双口RAM实现,降低对FPGA存储资源的依赖。该方法的缺点是有更大的固定延迟,虽在延时大时可预先由DSP修正控制值,但对要求延时小于其固定延时的情况则无法适用。本系统综合采用两种方法解决,即:DSP输出码值的最高位决定延时方法的切换,当需求的延时大于固定延时时则采用图4的方法;而需求的延时小于固定延时时采用图2的寄存器法。
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3.2 数字噪声基带产生模块
本系统噪声基带信号的产生采用数字技术,在FPGA内完成,实现方法如图5所示。
根据随机信号理论,对均匀分布的随机数进行白化处理,可实现具有良好统计特性的高斯白噪声。系统首先采用2个独立的m序列发生器产生[0,1]区间上均匀分布的伪随机数,m序列发生器的硬件结构如图6所示,其中Co和Cn为对应m序列多项式的系数,取值为0和1。
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