由于“总线(bus wire)”在大多数逻辑转换等效频率下具有阻抗，将其用作“地”完全不能接受。例如，#22标准导线具有约20 nH/in的电感。由逻辑信号产生的压摆率为10 mA/ns的瞬态电流，流经1英寸该导线时将形成200 mV的无用压降：
对于具有2 V峰峰值范围的信号，此压降会转化为大约200 mV或10%的误差(大约“3.5位精度”)。即使在全数字电路中，该误差也会大幅降低逻辑噪声裕量。
图2显示数字返回电流调制模拟返回电流的情况(顶图)。接地返回导线电感和电阻由模拟和数字电路共享，这会造成相互影响，最终产生误差。一个可能的解决方案是让数字返回电流路径直接流向GND REF，如底图所示。这显示了“星型”或单点接地系统的基本概念。在包含多个高频返回路径的系统中很难实现真正的单点接地。因为各返回电流导线的物理长度将引入寄生电阻和电感，所以获得低阻抗高频接地就很困难。实际操作中，电流回路必须由大面积接地层组成，以便获取高频电流下的低阻抗。如果无低阻抗接地层，则几乎不可能避免上述共享阻抗，特别是在高频下。
所有集成电路接地引脚应直接焊接到低阻抗接地层，从而将串联电感和电阻降至最低。对于高速器件，不推荐使用传统IC插槽。即使是“小尺寸”插槽，额外电感和电容也可能引入无用的共享路径，从而破坏器件性能。如果插槽必须配合DIP封装使用，例如在制作原型时，个别“引脚插槽”或“笼式插座”是可以接受的。以上引脚插槽提供封盖和无封盖两种版本。由于使用弹簧加载金触点，确保了IC引脚具有良好的电气和机械连接。不过，反复插拔可能降低其性能。
图2. 流入模拟返回路径的数字电流产生误差电压。
应使用低电感、表面贴装陶瓷电容，将电源引脚直接去耦至接地层。如果必须使用通孔式陶瓷电容，则它们的引脚长度应该小于1 mm。陶瓷电容应尽量靠近IC电源引脚。噪声过滤还可能需要铁氧体磁珠。
这样的话，可以说“地”越多越好吗?接地层能解决许多地阻抗问题，但并不能全部解决。即使是一片连续的铜箔，也会有残留电阻和电感;在特定情况下，这些就足以妨碍电路正常工作。图3说明了这个问题，并给出了解决方法。
图3. 割裂接地层可以改变电流流向，从而提高精度。
由于实际机械设计的原因，电源输入连接器在电路板的一端，而需要靠近散热器的电源输出部分则在另一端。电路板具有100 mm宽的接地层，还有电流为15 A的功率放大器。如果接地层厚0.038 mm，15 A的电流流过时会产生68 μV/mm的压降。对于任何共用该PCB且以地为参考的精密模拟电路，这种压降都会引起严重问题。可以割裂接地层，让大电流不流入精密电路区域，而迫使它环绕割裂位置流动。这样可以防止接地问题(在这种情况下确实存在)，不过该电流流过的接地层部分中电压梯度会提高。
在多个接地层系统中，请务必避免覆盖接地层，特别是模拟层和数字层。该问题将导致从一个层(可能是数字地)到另一个层的容性耦合。要记住，电容是由两个导体(两个接地层)组成的，中间用绝缘体(PC板材料)隔离。
具有低数字电流的混合信号IC的接地和去耦
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敏感的模拟元件，例如放大器和基准电压源，必须参考和去耦至模拟接地层。具有低数字电流的ADC和DAC(和其他混合信号IC)一般应视为模拟元件，同样接地并去耦至模拟接地层。乍看之下，这一要求似乎有些矛盾，因为转换器具有模拟和数字接口，且通常有指定为模拟接地(AGND)和数字接地(DGND)的引脚。图4有助于解释这一两难问题。
图4. 具有低内部数字电流的混合信号IC的正确接地。
同时具有模拟和数字电路的IC(例如ADC或DAC)内部，接地通常保持独立，以免将数字信号耦合至模拟电路内。图4显示了一个简单的转换器模型。将芯片焊盘连接到封装引脚难免产生线焊电感和电阻，IC设计人员对此是无能为力的，心中清楚即可。快速变化的数字电流在B点产生电压，且必然会通过杂散电容CSTRAY耦合至模拟电路的A点。此外，IC封装的每对相邻引脚间约有0.2 pF的杂散电容，同样无法避免!IC设计人员的任务是排除此影响让芯片正常工作。不过，为了防止进一步耦合，AGND和DGND应通过最短的引线在外部连在一起，并接到模拟接地层。DGND连接内的任何额外阻抗将在B点产生更多数字噪声;继而使更多数字噪声通过杂散电容耦合至模拟电路。请注意，将DGND连接到数字接地层会在AGND和DGND引脚两端施加 VNOISE ，带来严重问题!
“DGND”名称表示此引脚连接到IC的数字地，但并不意味着此引脚必须连接到系统的数字地。可以更准确地将其称为IC的内部“数字回路”。
这种安排确实可能给模拟接地层带来少量数字噪声，但这些电流非常小，只要确保转换器输出不会驱动较大扇出(通常不会如此设计)就能降至最低。将转换器数字端口上的扇出降至最低(也意味着电流更低)，还能让转换器逻辑转换波形少受振铃影响，尽可能减少数字开关电流，从而减少至转换器模拟端口的耦合。通过插入小型有损铁氧体磁珠，如图4所示，逻辑电源引脚PIN (VD) 可进一步与模拟电源隔离。转换器的内部瞬态数字电流将在小环路内流动，从VD 经去耦电容到达DGND(此路径用图中红线表示)。因此瞬态数字电流不会出现在外部模拟接地层上，而是局限于环路内。VD引脚去耦电容应尽可能靠近转换器安装，以便将寄生电感降至最低。去耦电容应为低电感陶瓷型，通常介于0.01 μF (10 nF)和0.1 μF (100 nF)之间。
再强调一次，没有任何一种接地方案适用于所有应用。但是，通过了解各个选项和提前进行规则，可以最大程度地减少问题。
小心处理ADC数字输出
将数据缓冲器放置在转换器旁不失为好办法，可将数字输出与数据总线噪声隔离开(如图4所示)。数据缓冲器也有助于将转换器数字输出上的负载降至最低，同时提供数字输出与数据总线间的法拉第屏蔽(如图5所示)。虽然很多转换器具有三态输出/输入，但这些寄存器仍然在芯片上;它们使数据引脚信号能够耦合到敏感区域，因而隔离缓冲区依然是一种良好的设计方式。某些情况下，甚至需要在模拟接地层上紧靠转换器输出提供额外的数据缓冲器，以提供更好的隔离。
图5. 在输出端使用缓冲器/锁存器的高速ADC 具有对数字数据总线噪声的增强抗扰度。
ADC输出与缓冲寄存器输入间的串联电阻(图4中标示为“R”)有助于将数字瞬态电流降至最低，这些电流可能影响转换器性能。电阻可将数字输出驱动器与缓冲寄存器输入的电容隔离开。此外，由串联电阻和缓冲寄存器输入电容构成的RC网络用作低通滤波器，以减缓快速边沿。
典型CMOS栅极与PCB走线和通孔结合在一起，将产生约10 pF的负载。如果无隔离电阻，1 V/ns的逻辑输出压摆率将产生10 mA的动态电流：
驱动10 pF的寄存器输入电容时，500 Ω串联电阻可将瞬态输出电流降至最低，并产生约11 ns的上升和下降时间：
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