1．5 FPGA工作流程
FPGA处理器是设计的核心部分，其工作流程为，在每个clk_fifo时钟周期下，从8个FIFO缓存中并行读出8个8 bit像素数据，在时钟clk_reg上升沿到来时，16位移位寄存器发生移位，它的输出端接16个8位数据装载寄存器的片选端，这样16个8位数据装载寄存器逐个被选通，此时这些数据就可以载入到16个8位数据装载寄存器中，这16个8位寄存器的输出端接在144位锁存器的输入端上。16个时钟clk_reg上升沿过后，16个8位数据装载寄存器都将依次被装载满，此时数据锁存信号Lock到达，将144个数据锁存到144位数据锁存器中，然后这些数据进入到DA转换模块，转换成16路模拟量，送至OLED显示屏，完成一个Block数据的载入。
在列扫描驱动脉冲cpy和cpby的控制下，80个Block依次被选通，在每一Block被选通期间，都将进行一次144个数据的移位寄存和锁存，当80个Block都锁存完之后，一行数据的载入也就完成了。当第一行的80个Block数据显示完毕后，列扫描起始信号sty过来，又开始从第一列扫描，与此同时，在行扫描驱动脉冲cpx和cpbx的作用下，第二行像素被选通，所以，这时将进行第二行的1到80个Block的数据载入，以此类推，直到90行数据都显示完毕之后，行扫描起始信号stx到来，重新选通第一行，循环往复，一帧帧地显示数据。
2 仿真结果
选用ALTEra公司CycloneⅢ系列芯片EP3C10E144C8为目标芯片，采用Verilog HDL语言进行设计，在GX-SOPC-EDA-EP3C10-STARTER-EDK开发板上进行Modelsim仿真，仿真结果如图4和图5所示。
由图4仿真结果可以看出，80组列扫描脉冲cpv和cpby控制80个BLOCk，80个列扫描脉冲完毕后，列扫描起始信号sty脉冲开始，继续扫描下一行。90行扫描完毕后，stx到来重新选通第一行，依此循环，符合设计的要求。
由图5仿真结果可以看出，对于输入的8 bit像素数据，经灰度产生模块转化为灰度数据。以第一个输入数据8 hff为例，每位的显示时间为128：64：32：16：8：4：2：1，由其不同组合，从而实现了256级灰度的功能。
3 结束语
基于FPGA芯片设计了分辨率为480×RGB×640的真彩色OLED显示屏的驱动电路，在传统的子场原理和脉宽调制占空比实现灰度的基础上，对其进行优化，采用R、G、B单基色像素分时显示的方法，实现了256级灰度功能。经仿真和软硬件协同仿真验证，实现了设计所要求满足的功能。其256级灰度实现方法简单灵活，降低了对FPGA驱动频率的要求，对于在高刷率、高分辨率、高灰阶显示器件上的应用，具有很高的实用价值。利用该电路系统可以实现OLED显示的全彩色实时动态图像的传输，为今后OLED作为大尺寸显示器提供了技术支持。
本文关键字：动态 DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
