4 仿真结果分析
为验证设计系统的性能，使用Modelsim6．2仿真软件对系统功能进行了仿真测试。
图9为Wishbone总线写操作，且为单字写传输，在时钟上升沿，Master将DAT_O、ADR_O信号放到数据、地址总线上，将CYC_O、STB_O、WE_O置高表示写传输开始，在下一个时钟沿到达之前，Slave检测到Master发起的操作，将ACK_O、ERR_O、RTY_O之一置高并传输到Master中，若Master检测到ACK_I为高时，在下一个时钟的上升沿将CYC_O、STB_O置低表示操作完成，若ERR_I为高，则表示该操作错误，取消此操作，进行下一步操作，若RTY_I表示Slave总线忙，则重试。
图10为Wishbone总线读操作，且为单字读传输，在时钟上升沿，Master将ADR_O信号放到地址总线上，WE_O保持为低，同时将CYC_O、STB_O置高表示读传输开始，在下一时钟沿到达之前，Slave检测到Master发起的操作，将ACK_O、ERR_O、RTY_O之一置高并传输到Master中，同时将适当的数据传输到Master的DAT_I中，若Master检测到ACK_I为高时，在下一个时钟的上升沿将CYC_O、STB_O置低表示该次读操作完成，若ERR_I为高，则表示该操作错误，则取消此操作，进行下一操作，若RTY_I表示Slave总线忙，则重试。
5 结束语
讨论了基于FPGA的SDX总线与Wishbone总线的接口转换，并介绍了不同总线的接口标准与时序，通过在Modelsim下的仿真，QUARTus中综合，可下载到FPGA中进行调试，实现了系统的整体性能，从而保证了系统快速、高效的传输。
本文关键字：接口 DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
