为宽带下变频器的实现框图，若采用M路并行处理，那么最终窄带输出的最宽带宽为输入带宽的1/M.并行算法的具体实现311DDS的并行实现对于混频实际上是输入信号与一混频序列相乘，混频序列为：由本地数字频率综合器（DDS）产生频率为f0，数据速率为fs（采样间隔Ts）的单频信号。累加器通常用来执行线性数字信号的逐级累加过程，信号的范围是从0到累加器的满偏值。如果累加器采用B比特的二进制数，则累加器的满偏值为2B.将累加器的0状态定义为0相位，将累加器的满偏状态定义为2P（360b）。因此在累加器执行模为2B运算操作时，即可认为是输出波形的相位H（n），截短后的相位（n）经ROM（三角函数查值表）最终输出sine或cosine波形的幅度值。DDS的输出频率由累加器输出值的斜率（该合成器的相位改变速率）来控制。在一个时钟周期内相位增加值为Fcir2BH（n），Fcir为频率控制字，BH（n）为表示H（n）的bit数。则DDS的输出频率为：fout=fclkFcir2BH（n）Hz（2）其中fclk为时钟频率。
DDS的频率分辨率：$f=fclk2BH（n）（3）DDS中由于相位截短和幅度量化的存在，在输出端信号的频谱不再是理想的单频信号的频谱，而会产生频谱的杂散，D为ROM输出的三角函数幅度量化的字长。A和D的取值是相互关联的，单一增加A和D没有实际意义。当A=D+2时，相位截短误差功率和幅度量化误差功率对总的杂散功率贡献基本相同。一般在射电观测中，当观测谱线时对DDS的要求较高，要求总杂散功率的抑制大于60dB以上，此时取A=12、D=10、BH（n）=16为宜。
当采样速率很高时，实现DDS的数字电路不可能在那么高的频率下工作；这时，DDS可采用并行的方式实现。设采用M路并行处理，采样速率：fs=Mfckl，即每路的工作时钟为fclk，fout为要产生的本振频率，则Fcir=fout2BH（n）fclkmod（2BH（n））（7）mod：取模。而每路DDS的初始相位相差应为：2Pfout1fs=2PMfoutfclk其中，T=MTs=Mfs、<=2PMfoutfclk.在设计DDS时，将DDS设计成可通过外部置数控制DDS的初相<和频率控制字Fcir.
多相滤波器实现数字滤波的并行处理<4>FIR滤波器的频率响应为：H（ejX）=EN-1n=0h（n）e-jXn，要求该滤波器为低通滤波，且输出带宽是输入带宽的1/M，在设计滤波器时，选择N为M的整数倍，采取多相滤波实现，令pQ（n）=h（nM+Q），xQ（n）=x（nM-Q），x（n）为输入序列，则y（n）=EM-1Q=0pQ（n）xQ（n），为卷积运算（9）于是得多相滤波器的实现形式如，采用逆时针方向的转换器。
样机的实验结果样机采用了Maxim的A/D采样器MAX108，它的最高采样速率可达1.5Gsps，8比特位宽，DDS、多相滤波器和Hilbert滤波器采用Xilinx的大规模可编程芯片（FPGA）XC2v3000-6编程实现。在采用FPGA芯片实现的数字滤波中，采用分布式算法可以充分利用FPGA丰富的RAM资源，通过查表（LUT：Look-upTable）的方式避免乘法运算，以适应高时钟速率下的信号处理。实验天线，以该样机实现数字下变频和带宽选择得到的TC-1卫星（S波段）的VLBI相关条纹和频谱。
结论由于当前现有的专用数字下变频（DDC）器件难以满足实际需要，高效的DDC结构和算法是软件无线电设计中的关键技术。本文从实现宽带的高速数据处理的实际出发，将并行处理的思想引入到DDC的设计中，详细研究了实现宽带数字下变频器的实现结构和算法，具有较高的参考价值。
本文关键字：变频器 变频器基础，变频技术 - 变频器基础
