同步二进制加法计数器

　　同步二进制加法计数器是在计数脉冲驱动下，对计数器进行加 1 计数。

　　　①　电路结构

　　根据二进制加法运算规则，每一次操作都是在 4 位二进制数的最低位加 1。
　　二进制加法计数器在逻辑上可以由 T 触发器组成，最低位对每一个 CP 都作变反操作，因而它的 T 端常置 1 (接高电位)，并由各低位级的 Q 端，组合成给高位的进位信号。如图所示在低位级不同时为 1 时，与门的输出为 0，高位的 T 端为低电平，触发器状态保持不变。若各低位级皆为 1，使高位的 T 端为高电平，触发器状态变反。当 4 个触发器状态皆为 1 时，输出信号Ｃ 为 1。

　　　　

　　　②　触发器驱动方程　

　　　　　　 　

　　由此推出，n 个 T 触发器组成的同步二进制加法计数器，触发器驱动方程通式为：

　　　　　　 　

　　　③　电路状态方程和输出方程

　　根据T触发器的特性方程　 ，写出电路状态方程：

　　　　　　 　

　　输出方程：

　　　　　　

　　　④　时序波形图

　　动态模拟同步二进制加法计数器，由虚拟示波器观察时序波形图如下。计数脉冲 CP 上升沿驱动触发器状态改变。当第 15 个计数脉冲到来时， ，发出进位信号，当第 16 个计数脉冲到来时， ，触发器复 0，实现向高位进位。

　　　　　

　　　⑤　加法计数器用作分频器

　　计数器以它的状态来标志 CP 的节拍数。在同步时序逻辑电路中，常用一个石英晶体振荡器产生的方波，作为刻度时间的基本信号

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