VHDL设计之逻辑综合的原则以及可综合的代码设计风格

module counter1( out, cout, data, load, cin, clk);    //模块声明
      output ［7:0］ out;
      output cout;
      input ［7:0］ data;
      input load, cin, clk;                //端口声明
      reg ［7:0］ out;
      always @(posedge clk) begin        //边缘检测
            if( load )                        //加载信号检测
                out = data;
            else
                out = out + cin;
            end
      assign cout= & out & cin;          //只有当out［7:0］的所有各位都为1
                                              //并且进位cin也为1时才能产生进位cout
endmodule

 

例4.22：8位计数器设计实例二。

module counter2( out, cout, data, load, cin, clk);    //模块声明
      output ［7:0］ out;
      output cout;
      input ［7:0］ data;
      input load, cin, clk;                    //端口声明
      reg ［7:0］ out;
      reg cout;
      reg ［7:0］ preout;                        //寄存器声明
      always @(posedge clk) begin              //边缘检测
            out = preout;                        //触发器
            end
      //计算计数器和进位的下一个状态，为提高性能，load不应影响进位
      always @( out or data or load or cin ) begin
            {cout, preout} = out + cin;        //进位操作
            if(load) preout = data;            //判断加载信号
            end
endmodule

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