提高系统级芯片测试效率的方法

1. 内建自测试技术降低了芯片测试对ATE测试机memory容量的要求；

2. 针对部件或系统进行内建自测试(BIST)的自动综合、分析与故障仿真，便于进行设计与测试的复用；

3. 实速测试和多频率测试确保了高性能、高质量的测试设计；

4. 全面的BIST设计规则检查确保了易用性、减少了设计时间、缩短了设计面市时间；

5.采用MTPI技术能够在获得最大故障覆盖率的同时将对设计的影响减至最低；

6. BIST部件的RTL综合和与工艺无关，可以保证设计复用；

7. 配合BSDArchetect可实现层次化的LBIST电路连接关系。

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1. 自动插入与连接BIST控制器到嵌入式存储器或外部存储器，缩短了设计与测试时间；

2.生成可综合的VHDL或Verilog描述、仿真用的测试基准和综合命令文件，保证通畅的设计流程和灵活的目标工艺映象；

3. 支持对多种形式的存储单元测试，包括：SRAM、ROM、DRAM和多端口RAM；

4. 支持多种存储器测试算法，包括：March C+、检查板、ROM、特定地址和数据保持等等；

5. 支持用户自定义的存储器测试算法；

6. 能够提供诊断信息以进行失效存储单元的定位；

7. 提供可选择的存储单元自动修复功能，提高成品率。

边界扫描测试技术将输入输出单元置换为扫描单元，并且通过测试存储端口(TAP)来控制这些输入输出单元的移位输出从而实现芯片级互联测试以及实现所有测试技术的连接，创建边界扫描结构并且为设计中其它的测试方法包括扫描，存储器BIST和逻辑BIST提供芯片级的控制。

边界扫描EDA工具可以在逻辑综合之前的RTL设计阶段自动生成符合IEEE 1149.1定义的边界扫描电路结构，并将它插入到原来的设计中。BSDArchitect工具读入IC、ASIC或MCM设计的行为级VHDL或Verilog描述，生成符合IEEE1149.1边界扫描标准的VHDL或Verilog电路描述，并将它插入到原来的设计中；为实现自动验证，它还可以生成一个可用于任何VHDL或Verilog仿真器的测试基准文件；此外，BSDArchitect形成设计的BSDL模型，为生成测试向量做准备。为了实现更好的性能可预测性和设计复用，也可以直接插入实现在特定工艺上的边界扫描电路。在SOC测试中，BSDArchitect还利用IEEE 1149.1边界扫描结构中的自定义指令进行全片的测试管理。

DFT技术面临的挑战及其发展趋势

DFT技术面临的挑战主要体现在两个方面：一是SOC产品的可测试性设计需要ATPG和BIST技术相结合，二是0.13um以下的工艺制造工艺需要处理更多的失效故障模型，具体表现在(at-speed)实速测试。

当今超大规模的IC设计往往具有部分或全部SOC设计的特征：既存在逻辑电路，也存在存储器单元，甚至包括一些设计重用的宏模块和嵌入式的处理器内核。DFT是一种基于结构化的测试技术，针对这些不同的电路结构，对应的DFT技术也呈现多样化趋势。举例来说，通信类超大规模集成电路往往包含大量的、分布式的、小容量存储器阵列，如果利用MBIST技术进行测试，由于大面积MBIST电路的插入，往往会影响存储器阵列周围的布线通路，从而影响电路的时序特性。Mentor公司通过研究利用ATPG算法对存储器阵列进行测试，成功推出了Macrotest这样的EDA工具。如图6所示，工程师对存储器阵列的测试面临了更多的选择，同样也需要一种折中考虑。

深亚微米制造工艺0.13um和90nm以下的工艺加工线宽引发的失效故障往往与电路的工作速度相关。对深亚微米制造工艺的芯片必须生成实速测试向量进行测试，才能够保证芯片的质量。然而，实速测试向量的引入一方面增加了故障覆盖率，另一方面也增加了测试向量的数目。为了解决这个问题，可以采用嵌入式压缩引擎的ATPG工具，牺牲硅片面积，换取测试成本。如图7所示，去压缩器(Decompressor)和比较器(ComPACtor)可以作为通用的IP很方便地集成到用户的设计，引入嵌入式压缩引擎IP不需要对系统逻辑进行任何更改，对电路的性能没有任何影响；一方面利用片上压缩技术减少ATE机上存储的测试向量数目，另一方面利用片上压缩技术增加扫描链的个数以减少扫描链的长度，减少测试时间，从而成百倍地降低测试成本。

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