现场图像采集技术发展迅速,各种基于ISA、PCI等总线的图像采集卡已经相当成熟,结合课题设计了一款 USB 外置式图像采集卡。该图像采集卡已成功应用于一个 图像处理 和识别的项目中,由于图像信号不经过压缩处理,对后续处理没有任何影响,因此图像处理和识别的效果比一般的图像采集卡要好,满足了特殊场合的特殊需要。
1 外置式 无损 图像采集卡的系统构成
整个无损图像采集卡由图像采集、图像信号的处理和控制、USB传输和控制、PC机端的图像还原和存储等几部分组成。
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本文介绍的图像采集卡采集的一帧图像是720×576象素,如果取彩色图像,每象素用2个字节表示,每帧图像是720×576×16=6480kbps,分成奇数场和偶数场分别存储在两片SRAM中,则每片的SRAM存储3240kbps的图 当插上图像采集卡后,PC机会自动识别它。在PC机上,应用程序通过USB向 FPGA/CPLD 发送图像采集命令,CCD摄像头输出的PAL制式或 NTSC制式的模拟视频信号通过A/D转换芯片转换成数字视频信号,用FPGA/CPLD作为采样控制器,将数字信号存入静态存储器(SRAM)中,当完成一帧图像采集后,FPGA/CPLD向USB发送中断信号,要求USB进行图像数据的传输,在PC机端接收USB送来的一帧图像数据,并且显示、存储图像。文本具体讲述了用该采集卡进行黑白图像的传输,整个硬件框图如图1所示。
2 外置式无损图像采集卡的研制
2.1 图像采集部分
图像采集部分选用了Philips公司的视频A/D转换芯片SAA7111A(EVIP),对SAA7111A的初始化是通过EZ-USB所提供的一对 I2C引脚SDA和SCL进行的,在USB固件程序(Firmware)中进行I2C通信程序的编写。本系统中SAA7111A的初始设定为:一路模拟视频信号输入、自动增益控制、625行50Hz PAL制式、YUV 422 16bits数字视频信号输出、设置默认的图像对比度、亮度及饱和度。SAA7111A芯片产生的数字视频信号、控制信号和状态信号送入控制芯片 FPGA/CPLD中,即把场同步信号VREF、行同步信号HREF、奇偶场标志信号RTS0、片选信号CE、垂直同步信号VS、象素时钟信号LLC2以及数字视频信号VPO[15:8]等管脚连接到FPGA/CPLD芯片LC4128V,以便LC4128V获知各种采集信息。同时,SRAM芯片的读写信号、片选信号、高低字节信号、数据线IO[7:0]和地睛线A[17:0]连接到LC4128V,整个采集过程由FPGA/CPLD芯片LC4128V控制。
在PC机端,通过USB发出图像采集命令后,FPGA/CPLD进行图像采集,由于CCD摄像头输出模拟信号,需要经过视频A/D转化睛,把模拟视频信号转化成数字视频信号,输入进FPGA/CPLD芯片,FPGA/CPLD根据状态信号RTS0把奇偶场图像信号分别存储在SRAM(ODD)和 SRAM(EVEN)中。
2.2 图像信号的处理和控制
这部分是无损图像采集卡的核心,需要对外围的器件进行集中控制和处理。FPGA/CPLD对图像信号的采集、控制、存储数据到SRAM以及从SRAM读取数据都在这里实现。选用了LattICe公司的新一代产品ispMACH4000V-LC4128V,采用Verilog HDL作为硬件描述语言,但是所编写的Verilog源程序都适用于FPGA器件,又适用于CPLD器件。
FPGA/CPLD 与 USB 接口部分由七个部分构成(如图1所示):Start线是拍摄线,它可以向FPGA/CPLD发出图像采集命令,FPGA /CPLD把当前的奇数场图像存储在SRAM(ODD)中,把当前的偶数场图像存储在SRAM(EVEN)中;当一帧数据全部存储完后,发出中断(Interrupt)信号通知USB芯片;同时用State线作为状态线,当State线为低电平时,表明USB可以从SRAM读数据,当State线为高电平时,表明FPGA/CPLD正在向SRAM写数据;RamOdd用来选择从SRAM(ODD)中读取奇数场的数字视频信号;RamEven用于选择从SRAM(EVEN)中读取偶数场的数字视频信号;FPGA/CLPD输出的数据线连接至USB和SRAM芯片,再通过USB传送到PC 机;FrdClk线是USB快速读写方式输出的读选通信号,作为SRAM的时钟,每来一个时钟脉冲,地址值就加1,然后将对应地址单元中存 下面具体描述FPGA/CPLD内部时序控制(如图2所示)。首先需要产生FPGA/CPLD内部同步时钟信号InClk,当FPGA/CPLD向 SRAM存储数字视频信号时,用SAA7111A的LLC2作为内部同步时钟信号;当FPGA/CPLD传输数字视频信号时,用USB的读选通信号 FrdClk作为内部同步时钟信号。当有VS上升沿时,如果RTS0为低电平,则表明是奇数场即将到来,产生LingPai高电平信号,对LingPai 取反作用作SRAM(ODD)的写信号WE1;如果RTS0为高电平,则表明偶数场即将到来,产生LingPaiEven高电平信号,对 LingPaiEven取反后用作SRAM(Even)的写信号WE2,WE1和WE2经过与门后产生图2中的两个SRAM的写选通信号WE。此外,由 LingRai和LingPaiEven产生LingPaiAll信号,作为选择内部同步时钟的控制信号。由USB芯片产生的Ramodd(OE1)和 RamEven(OE2)信号,分别用作SRAM(ODD)和SRAM(EVEN)的读信号,OE1和OE2经过与门后产生图2中的两个SRAM读选通信号OE。当LingPaiAll为高电平期间,表示FPGA/CPLD正在向SRAM存储数据,此时用WE1作为SRAM(ODD)的片选信号CE1,用 WE2作为SRAM(EVEN)的片选信号CE2;当LingPai为低电平期间,表示USB正在从SRAM读取数据,此时用OE1作为 SRAM(ODD)的片选信号CE1,用OE2作为SRAM(EVEN)的片选信号CE2。
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下面阐述FPGA/CPLD如何对数据传输进行控制,这部分是个难点(如图2所示)。这里只讨论如何对奇数场的数字视频信号进行控制,对偶数场的控制类似于对奇数场的控制,本文不再多述。当LingPai为高电平时,表示FPGA/CPLD向SRAM存储奇数场图像数据,此时时钟为LLC2。当场同步信号 VREF、行同步信号HREF、奇偶场标志信号RTS0为高电平时,改变相应SRAM的地址信号,并且把数字视频信号输出以内部的缓冲器VI,当 LingPai为低电平时,表示USB正在从SRAM读取奇数场图像数据,此时时钟为FrdClk。FPGA/CPLD内部用AddressChange 记录LingPai的变化,当发现有LingPai变化时,表示读取数据变成了存储数据或者存储数字变成了读取数据,此时需要把SRAM的地址值变成0。成Verilog中灵活运用了非阻塞型过程赋值(参见下面的源程序),解决了这个技术难点。此外,需要把从SAA711A输出的数字视频信号先放在缓冲器 VI[7:0]中,在LingPaiAll为高电平时,通过VO[7:0]输出到SRAM,保证存储数据的可靠同步性。这部分Verilog源程序如下:
always @(posedge InCLK)
begin
AddressChange<=LingPai;
if(VREF && HREF && RTS0 && LingPai)
begin VI<=VPO;A<=A +1;end
if(!LingPai && !OE1) begin A <=A +1;
end
if(LingPai!=AddressChange) begin A <=0; end
end
2.3 USB 的开发和数据传输
Cypress公司推出的带有USB接口的EZ-USB系列处理器,实现了外围设备通过USB接口与PC机进行数据通信。它通过内部RAM编程和数据存储,使得芯片具有软特性。USB主机通过USB总线下载8051程序代码和设备特征到RAM中,然后EZ-USB芯片作为一个由代码定义的外围设备重新连接到主机上(重枚举)。
USB规范1.1版本定义了USB的四种数据传输模式:控制传输、同步传输、中断传输和块传输,以适应不同应用场合的需求。其中块传输方式提供数据校验,适用于无误传输大指数据的场合。本课题选用USB的块传输方式,同时采用了EZ-USB的快速传输模式,理论速率为12Mbps,实际最高速率能达到 8Mbps。
当PC机检测到USB图像采集卡已经插上后,PC机可自动地将图像采集卡的驱动程序装入操作系统,同时PC机通过USB总线下载8051程序代码和设备特片到USB的RAM中。