在设计周期最初的结构规划阶段，做出的决策在很大程度上决定了芯片最终的大小、功耗、性能和成本。而随着复杂SoC开发成本的不断飙升，所有领域的生产商希望其生产工艺能够有更高的可见度，从系统级工程师到芯片实现工程师等所有参与者都希望可以更为了解详情并进行精确的权衡，包括技术与经济指标，以更好地控制和掌握自己的设计流程。
日前 Cadence 设计系统公司提供了一个解决方案，为设计与实现工程师带来了从IP选择到实现与签收的整个设计流程的可预见性，以及对芯片性能、面积、功耗、成本和上市时间等方面的 可预测性 ，同时降低了整个IC项目的风险。
这种半导体设计的独特而自动化的方法已经通过集成Cadence现有的 Incyte Chip Estimator 和 Encounter Digital Implementation (EDI) System技术得以实现。它打破了各领域之间的壁障，带来更透明而可预测的半导体开发流程。这种节约成本的设计理念是设计团队的一个全新模式，能够解决对于降低IC设计成本与风险的迫切市场需求。
像大多数能在一种方法学里协作的工具一样，通过接口，InCyte可以与EDI系统集成。据Cadence 设计系统公司集团市场总监Adam TraiDMAn介绍，集成的具体方式是，通过InCyte把设计评估结果与设计物理意图数据导出至EDI，以进行进一步的分析，并确认估计结果。然后，EDI系统能够将实现结果反标注（Back Annotate）至InCyte，以便对经济与技术评估结果进行连续改进。接口采用符合行业标准的XML格式。
工具之间的接口成就了这个解决方案，可以在关键的IC指标上提供增强的可预测性与可视性。这些指标包括裸片尺寸、功耗，甚至GDSII中从设计规范水平一直到进行最终IC实现的成本。
Traidman表示，得益于这种技术，将pre-RTL设计从评估工具直接传送到实现产品的过程变得就像按一下按钮那样简单，客户在评估中可以更有信心，可以进行更精确的规划，确保他们仍在朝最初的裸片尺寸、功耗及成本等指标的设计目标前进。并在整个实现流程中对芯片的成本进行精确地监控。这种自动化带来的效率提升相当于在整个设计周期中提前了数周时间。
在设计周期的pre-RTL阶段，设计团队可以在最终设计、实现和签收之前考虑并量化各种结构和IP选项，进行早期的what-if分析，实现最大的优化。然而过去半导体设计师一直被迫使用手动或分散的方法进行评估和结构选择，缺乏灵活性、自动化和精确分析以及与实现工具紧密结合的优势。这种新Cadence解决方案不再需要靠猜测，提供了一个全新的数据驱动和全局的方法进行IP选择的优化，并结合结构、设计、实现与签收。
使用InCyte Chip Estimator和EDI，用户可以比较和对比不同的IP和代工制造技术，以评估其特定设计中不同组合对裸片尺寸、功耗、漏电、性能和成本的影响，以简化IP选择，并确认设计结构和可行性。结果包括技术与经济上的指标，以及早期的布局规划、区块图表和性能可实现性报告等。
此外，Traidman表示，因为IP和代工工艺模型被精确地集成至InCyte Chip Estimator中，所以用户无需在整个复杂的工艺中进行设计包的查找、编制和加载，以考虑各种不同的选项。相反，他们可以准确地将IP选项拖放至设计规范中，并只需几秒就可以了解在十几个代工厂、若干个技术节点以及成千上万种IP选项中其设计的情况，并进行逐一比较。
该解决方案利用了ChipEstimate.com网站中的IP体系，该站有200多家IP供应商和晶圆厂，他们为电子行业免费地提供IP模型，以支持早期和准确的IC估计。
当系统级权衡与架构完成后，设计师可以动态推进到最终实现阶段，将评估作为一个种子，更快得到收敛的结果。EDI System可以完成设计的实现与签收，同时监控和跟踪模块与全芯片进展的各个方面，并且更新当前实际芯片面积、功耗、性能和成本，让所有利益相关者都可以清楚地看到。由于EDI System的优化改进了成品率、尺寸或功率，用户可以立刻看到在整个芯片成本方面的优势。
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