4.2 7段译码模块
模块说明：speed0，speed1，speed2，speed3分别为脉冲计数的个位、十位、百位、千位的BCD码输出，作为7段译码模块的输入，segcode0，segcode1，segcode2，segcode3分别为个位、十位、百位、千位的7段字段码输出。
7段译码模块的VHDL语言描述如下：
5 结 语
本设计的VHDL程序在ALTEra公司的MAX+PLUSⅡ(Multiple Array Matrix and ProgrammableLogIC User System)CPLD设计开发工具上进行编译仿真，较好地完成了设计要求的功能。
在本系统的设计中，由于CPLD及EDA开发工具的使用，大大简化了硬件电路，降低了产品成本，缩短了设计周期，提高了系统的可靠性和灵活性。
