飞控计算机是现代导弹制导与控制系统的核心装置，其性能的好坏直接关系到精确制导的精度和杀伤目标的概率。近年来舵机、导引头、惯导等弹载设备日益向着数字化方向发展，因此设计一种能兼容多数字式设备的通用飞控计算机平台尤为重要。传统的单处理器核心飞控计算机难以在多通道异步数据收发的同时保证数据处理速度，难以满足现代导弹的要求。本文提出了一种基于DSP+FPGA结构，对外接口为422的通用数字飞控计算机平台。此平台能充分发挥DSP的运算速度，实现飞控算法。采用基于FPGA的双RAM缓冲机制，能很好地解决异步串行数据实时同步数据处理问题，满足飞控系统需求。
1 设计思想和工作原理
1.1 设计思想
对于单DSP核心的飞控计算机，要收发多路异步串行数据就会占用多路中断，导致中断响应不及时造成数据丢失。同时多路中断也会影响到数据传输的实时性。飞控计算机对数据的完整性和实时性要求较高，传统单DSP核心不能满足弹上多数字式设备的要求。由于FPGA具有强大的并行处理能力，所以采用增加一片FPGA用于异步串行数据的收发的方法弥补单DSP核心的缺陷。DSP+FPGA的结构能将DSP从繁琐的外部接口管理中解放出来，充分发挥DSP的运算优势，提高运算效率的同时易于维护和扩展。
1.2 飞控计算机工作原理
飞控计算机的一般工作过程如下：飞控计算机上电之后进行自检，向载机发出“导弹存在”指令。飞控计算机接收载机的装订信息，完成初始对准，并且向载机发出“允许发射”指令。当导引头探测到目标向飞控计算机发出导引数据时，飞控计算机向载机发出“目标截获”指令。载机经过判断决策，向飞控计算机给出“发射”指令。发射之后，飞控计算机进行飞行时间计时，并开始按照已有的控制率，结合惯导和导引头输入进行飞控解算，得出四路舵机控制信号信号，控制导弹运动;并将接收到惯导数据、导引头数据、舵控量等内容组成遥测信息，发送给观测人员。
2 结构和硬件设计
根据飞控计算机工作原理，它具备以下功能：
能够收发装订、惯导、导引头和遥测等数据;
能够实现导引率，完成导航数据解算功能;
能够控制执行机构——舵机。
RS422通信协议具有抗干扰能力强，传输距离远，实现简单的特点，已经被各种数字设备广泛采用。本弹载机对外通信接口均采用422通信协议。根据飞控计算机的功能可以得出，此系统至少应该包含装订、惯导、导引头、遥测数据的收发和舵机控制5路数据通信。由于弹载机工作时收发“导弹存在”、“目标截获”、“允许发射”等开关量，还需要开关量的输入输出。故FPGA对外的接口共包括5路RS422和8位DIO通信接口。系统结构简图如图1所示(图中XINTF接口和双端口RAM的说明见本文第4部分)。
DSP选用TI公司的高性能浮点处理器，150 MHz主频，性能相比于2812有大幅提升，广泛应用于控制系统。FPGA选用ALTERA的Cyclone II系列，完全满足应用需求。DSP+FPGA组成的最小系统主要由电源、复位电路、晶振、烧写接口等部分组成。电源芯片选用TPS7 67D301PWP，可以为DSP提供3.3 V的工作电压和1.9 V的内核电压;FPGA的内核电压由ASM1117-1.2稳压得到。DSP复位芯片采用MAX809S，晶振采用30 MHz的有源晶振;FPGA用50 MHz的有源晶振。配置芯片选用EPCS1，容量为1M bits，用AS模式烧写。
对外的RS422接口采用MAX3491协议芯片实现。MAX3491将FPGA的TTL电平转换成422差分电平，和弹上设备通信。由于FPGA引脚的驱动能力弱，因此对外的8位DIO采用74LN244芯片，增强驱动能力。
3 软件设计
DSP通过XINTF接口与FPGA通信。DSP将地址传递给FPGA，FPGA经过地址译码操作对应外部设备数据。
3.1 FPGA软件设计
FPGA主要功能是完成5路RS422串口数据的同时收发操作开关量的输入和输出，并和DSP交换数据。FPGA可使用进程语句实现并行运行，对各外设的操作都是实时并行的，相互之间没有影响。
3.1.1 串口通信
先将时钟通过分频得到8倍于波特率的串口时钟。数据接收时，根据串口通信的特点，首先判断低电平起始位。检测到起始位之后，按照严格地每八个时钟一位的关系采集一个字节8位的电平。由于噪声的存在可能会导致采集到的瞬时电平有误，此时采用表决机制，即在8个时钟期间采样3次，以其中2次相同的电平为准。实验证明，表决机制能极大排除随即噪声干扰，降低串行通信的误码率。接收?
数据之后存储在对应的双端口RAM中，等待DSP读取。串口数据接受流程如图2所示。
数据发送时先从双端口RAM中读出需要发送的数据，按照串口时钟，先发送起始位(低电平)，再依次通过移位寄存器将8位的数据转换成串行的‘0’/‘1’发出。主要由下面语句实现：
txd<=txd_buf(0);
txd_buf(6 downto 0)<=txd_buf(7 downto 1);
其中txd是要发送的1位逻辑电平，txd_buf中存储着将要发送的数据。发送流程如图3所示。
将按照上述流程设计的程序在FPGA中进行测试。将FPGA串口和PC机连接，采用115 200波特率连续工作3分钟，收发均无错误字节。
3.1.2 双RAM缓冲机制
由于串口外设的波特率是115 200，属于低速外设，因此在串口数据和DSP之间采用双端口RAM作为缓冲区。由于此FPGA上自带片上RAM，因此可以利用开发环境自带的IP核生成片上双端口RAM，不用额外增加片外RAM器件(图1)。双端口RAM的实体定义和读写时序：
将每个RAM中的最后一个字节作为反映RAM存储状态的状态字。RAM的状态字代表的含义如下：
bit0：1-串口接收到新数据帧 0-无新数据帧;
bit1：1-数据已经被读取 0-数据未被读取;
惯导和导引头向弹载机每6 ms传输一帧数据，将数据存储到双端口RAM中，同时将bit0置‘1’，bit1清零，即RAM状态为“新数据帧未被读取”。由于惯导和导引头的数据不同步，因此DSP每1ms就查询一次RAM的状态字。若接收到新的数据帧(bit0=1)，则读取RAM数据，并将“数据被读取”位置1(bit1=1)。这样，惯导和导引头给DSP发送的数据延迟不超过1 ms，可以认为惯导和导引头的数据是实时同步的。
在串口接收数据期间，如果串口和DSP在同一时间操作RAM，可能导致DSP读取到帧错乱的数据。为了保证数据帧的完整，不使两者同时读取RAM，采用双RAM缓冲机制，即为每个串口配置2个双端口RAM的作为缓冲，如图5所示。串口数据接收程序通过查询RAMa和RAMb的状态字，若bit1=1，则将接收到的数据帧存储到对应的RAM中，完成之后将bit0置1，bit1清0，这个周期为6 ms。与此同时，DSP每1 ms查询一次RAMa和RAMb，若bit0为1，则读取对应RAM中的数据帧，同时将bit0清0。bit1置1。串口数据发送过程与接收类似，数据传输方向相反。
采用双RAM缓冲机制，使得串口和DSP不在同一时间访问同一RAM区，避免了错帧和丢帧，同时保证了数据传输的实时性。
3.2 DSP软件设计
DSP软件设计采用模块化设计方式，分为应用层和底层软件两部分。应用层软件主要实现飞控流程和飞控算法;底层软件主要实现数据格式的转换，以便通过DSP总线和FPGA进行数据交换。
3.2.1 应用层软件设计
外部的惯导和导引头6 ms产生一次数据，DSP开启1ms的定时器中断，在中断中每1 ms查询一次双端口RAM的状态字，判断是否有新数据产生，这样采集的数据延迟不会超过1 ms。飞控解算的周期为6 ms，遥测数据发送的周期为12 ms，在定时器中断程序中完成飞控解算和遥测数据发送。
