3仿真结果和测试数据
为测试该系统的时间分辨率，为基本时间数字转换电路附加特定功能电路，使其具有连续测量时钟脉冲宽度的功能，测试对象是 clks的高电平延续时间。通过改变时钟脉冲源的频率来记录该电路对应的测量数据，从而得到该 TDC电路的时间分辨率。
本文以 QuartusII Web Edition 4.2为软件平台，实验表明，本 TDC设计在 Altera各主流芯品上的时序仿真均能顺利通过。适配 Cyclone EP1C3Q240C8芯片的时序仿真表明，移位时钟为 333M(即分辨率为 3ns)，所得到的测试数据输出正确地反映了被测脉冲的宽度，被测脉冲下降沿到测量数据建立的延时为 5ns。
由该 TDC构成的脉宽测量电路在 Cyclone EP1C3Q240C8芯片实现，系统外部时钟 25MHz，PLL设置倍频因子 8，由 SP1641B信号发生器提供固定的被测脉冲频率 F，时间分辨率 Res的分布如图 4所示，测试数据表明 Res在 4.9-5.1ns之间，理论值为 5ns。
测量和仿真数据表明该电路能达到纳秒级时间分辨率，逻辑资源占用少，可在低密度芯片上实现作为专用测量电路使用，或在高密度芯片上作为功能模块嵌入到特定功能的片上系统（SOC）中；该 TDC电路的转换速度也在纳秒级，使该电路适用于实时数据采集及高速数据处理系统。精度可调也是该设计一大特点，移位脉冲的工作频率决定了该转换系统的转换精度，通过时钟管理单元可以产生不同频率的移位时钟，从而测量精度可以根据具体需要进行适当调整。
3结束语
本基于 FPGA的时间数字转换电路设计在占用较少芯片资源的前提下，实现了很高的测量精度，工作时数据转换速度也在纳秒级；本设计电路接口简单可作为独立的功能电路使用，亦可作为功能模块 IP核[8]方便地嵌入到其他系统实现特定功能。基于 ALTEra芯片的时序仿真和硬件测试表明了该方法的可行性和准确性。
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