基于FPGA和单片机的串行通信接口设计

　   摘要：本文针对由FPGA
      FPGA

　　现场可编程逻辑门阵列（FPGA, FiELD Programmable Gate Array），是一个含有可编辑元件的半导体设备，可供使用者现场程式化的逻辑门阵列元件。FPGA是在PAL、GAL、CPLD等可编辑器件的基础上进一步发展的产物。 [全文]

构成的高速数据采集系统数据处理能力弱的问题，提出FPGA与单片机
单片机
　　单片机是单片微型计算机（Single-Chip MICrocomputer）的简称，是一种将中央处理器CPU随机存储器RAM、只读存储器ROM、多种I/O口和中断系统、定时器/计时器等功能（可能还包括显示驱动电路、脉宽调制电路、模拟多路转换器、A/D转换器等电路）采用超大规模集成电路技术集成到一块硅片上构成的微型计算机系统。 [全文]

实现数据串行通信的解决方案。在通信过程中完全遵守RS232协议，具有较强的通用性和推广价值。

　　1 前言

　　现场可编程逻辑器件（FPGA）在高速采集系统中的应用越来越广，由于FPGA对采集到的数据的处理能力比较差，故需要将其采集到的数据送到其他CPU
CPU

　　CPU也称为中央处理器，是电子计算机的主要设备之一。其功能主要是解释计算机指令以及处理计算机软件中的数据。所谓的计算机的可编程性主要是指对CPU的编程。CPU是计算机中的核心配件，只有火柴盒那么大，几十张纸那么厚，但它却是一台计算机的运算核心和控制核心。计算机中所有操作都由CPU负责读取指令，对指令译码并执行指令的核心部件。CPU、内部存储器和输入/输出设备是电子计算机的三大核心部件。 [全文]

系统来实现数据的处理功能，这就使FPGA系统与其他CPU系统之间的数据通信提到日程上，得到人们的急切关注。本文介绍利用VHDL语言实现 FPGA与单片机的串口
串口
　　串口是计算机上一种非常通用的设备通信协议，大多数计算机包含两个基于RS232的串口。串口同时也是仪器仪表设备的通信协议，并可用于获取远程采集设备的数据。 [全文]

异步通信电路。

　　整个设计采用模块化的设计思想，可分为四个模块：FPGA数据发送模块，FPGA波特率发生控制模块，FPGA总体接口模块以及单片机数据接收模块
接收模块

　　接收模块的工作电压为5伏，静态电流4毫安，它为超再生接收电路，接收灵敏度为－105dbm，接收天线最好为25～30厘米的导线，最好能竖立起来。接收模块本身不带解码集成电路，因此接收电路仅是一种组件，只有应用在具体电路中进行二次开发才能发挥应有的作用，这种设计有很多优点，它可以和各种解码电路或者单片机配合，设计电路灵活方便。 [全文]

。本文着重对FPGA数据发送模块实现进行说明。

　　2  FPGA数据发送模块的设计

　　根据RS232 异步串行通信来的帧格式，在FPGA发送模块中采用的每一帧格式为：1位开始位+8位数据位+1位奇校验位+1位停止位，波特率为2400。本系统设计的是将一个16位的数据封装成高位帧和低位帧两个帧进行发送，先发送低位帧，再发送高位帧，在传输数据时，加上文件头和数据长度，文件头用555555来表示，只有单片机收到555555时，才将下面传输的数据长度和数据位进行接收，并进行奇校验位的检验，正确就对收到的数据进行存储处理功能，数据长度可以根据需要任意改变。由设置的波特率可以算出分频系数，具体算法为分频系数X=CLK/(BOUND*2)。可由此式算出所需的任意波特率。下面是实现上述功能的VHDL源程序。

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Library ieee;
use ieee.std_logIC_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity atel2_bin is
port( txclk: in std_logic;                      --2400Hz的波特率时钟
      reset: in std_logic;                      --复位信号
        din: in std_logic_vector(15 downto 0);  --发送的数据
      start: in std_logic;                      --允许传输信号
       sout: out std_logic                      --串行输出端口
          );
end atel2_bin;
architecture behav of atel2_bin is
signal thr,len: std_logic_vector(15 downto 0);
signal txcnt_r: std_logic_vector(2 downto 0);
signal sout1: std_logic;
signal cou: integer:=0;
signal oddb:std_logic;
type s is(start1,start2,shift1,shift2,odd1,odd2,stop1,stop2);
signal state:s:=start1;  
begin
  process(txclk)     
    begin
      if rising_edge(txclk) then
           if cou<3 then thr<="0000000001010101";       --发送的文件头
            elsif cou=3 then
            thr<="0000000000000010";                --发送的文件长度
            elsif (cou>3 and state=stop2) then thr<=din;--发送的数据
            end if;  
      end if;
  end procESS;
  process(reset,txclk)
  variable tsr,tsr1,oddb1,oddb2: std_logic_vector(7 downto 0);
   begin
         if reset='1' then
            txcnt_r<=(others=>'0');
                 sout1<='1';
                    state<=start1;                    
                       cou<=0;
         elsif txclk'event and txclk='1' then                 
         case state is
         when start1=>
              if start='1' then            
                 if cou=3 then
                    len<=thr;
                 end if;
                 tsr:=thr(7 downto 0);
     oddb1:=thr(7 downto 0); 
                 sout1<='0'; --起始位 
                 txcnt_r<=(others=>'0');   
                 state<=shift1;
              else
                 state<=start1;
              end if;
         when shift1=>

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