基于FPGA的DDR内存条的控制

    摘要：随着数据存储量的日益加大以及存储速度的加快，大容量的高速存储变得越来越重要。内存条既能满足大容量的存储又能满足读写速度快的要求，这样使得对内存条控制的应用越来越广泛。首先介绍了内存条的工作原理，内存条电路设计的注意事项，以及如何使用FPGA实现对DDR内存条的控制，最后给出控制的仿真波形。
关键词：FPGA；DDR内存条；PCB电路设计

1 内存条的工作原理
    DDR内存条是由多颗粒的DDR SDKAM芯片互连组成，DDR SDRAM是双数据率同步动态随机存储器的缩写。DDR SDRAM采用双数据速率接口，也就是在时钟的正沿或负沿都需要对数据进行采样。在本设计中采用的内存是hynix公司的lGB的HYMD564M646CP6-J。内存条的工作原理与单颗粒内存芯片的工作原理一样，主要的控制信号以及控制信号完成的主要功能如表1所示。

    以上的控制信号及地址信号都是由差分时钟信号中CK的正沿触发。DDR SDRAM必须按照一定的工作模式来完成初始化，完成初始化后才能进入到读写过程。DDR SDRAM的控制流程如图1所示。

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