5．2 Verterbi译码器
Vertrbi译码器仿真波形如图7所示，rev[1：0]为输入译码器的接收序列，clk为时钟信号，rst为复位信号，enable为使能信号，h_out为译码器输出序列。可看出：译码输出码元为“10101011101100010001101111111l100……”。结果正确。
6 结束语
通过对卷积编码原理与维特比译码算法的深入研究，在理解传统实现方法的基础上提出适合FPGA存储器和独立运算单元丰富的特点的优化算法，有效地提高了译码器的处理速度，简化了译码器的复杂程度。
本文关键字：译码器 DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
