begin
if sysclk'event and sysclk = '1' then
case sys_count_s is
when 1 => rst_s <= '1';
when 2 => rst_s <= '1';
when others => rst_s <= '0';
end case;
end if;
end process;
process(cr_count_s,cr2_s) ――产生CI和TCK信号
begin
if cr2_s'event and cr2_s = '1' then
if cr_count_s < 16 then
ci1_s <= '1'; ci2_s <= '0'; tck_s <= '1';
elsif cr_count_s < 24 then
ci1_s <= '1'; ci2_s <= '1'; tck_s <= '1';
elsif cr_count_s < 40 then
ci1_s <= '0'; ci2_s <= '1'; tck_s <= '1';
else
ci1_s <= '0'; ci2_s <= '0'; tck_s <= '0';
end if;
end if;
end process;【4】
由XILINX公司的设计软件ISE6.2对XQVR300器件进行时序设计，通过时序仿真与工程应用验证了能完成上述所有功能。
5 结束语
本文的创新点是完成了对像元数为2048的IL－E2 TDI-CCD的驱动时序的VHDL编写和在可编程器件中的下载实现，时序仿真和硬件电路测试表明该时序电路能够较好地产生器件所需的时序脉冲；使用延迟量小的FPGA使得系统可以工作在百兆赫兹的高频段，可靠性和稳定性得到了很好的保证；程序可移植性强，可作为其它类型的CCD驱动时序设计的参考。
参考文献：
[1]王庆友.CCD应用技术[M].天津：天津大学出版社， 2005:P1-5
[2]常丹华，于洋.基于VHDL的CCD驱动时序设计[J].今日电子，2003，10，P27－29
[3]蔡泽彬，蒋跃.基于CPLD技术的线阵CCD驱动电路设计[J].空军雷达学院学报，2004，18（1），P50－52
[4]冯江，王晓燕等.IC设计中的VHDL语言应用研究[J].微计算机信息，2006年一二期，P250
本文关键字：暂无联系方式DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
