基于FPGA的OFDM系统设计与实现

　　而将同样的随机数经过MATLAB变换，得到的时域幅度如图8(实部)、图9(虚部)所示。

　　实际测量与仿真计算的方差分析如图10(实部)、图11(虚部)所示。两者结果基本一致。

　　4.2 帧到达检测同步模块

　　对于帧到达检测同步系统，要求尽可能在较短的时间内建立同步，并且在帧同步建立后应有较强的抗干扰能力。通常用漏同步概率P1、假同步概率P2和同步平均建立时间ts三个性能指标来表示同步性能的优劣。在本文的帧同步信号提取电路的建模与设计中，是以7位巴克码识别器作为帧同步码组的。在同步系统处于捕获阶段时，设置自动判决门限为7；在帧同步建立以后，则把判决门限降为6，这样做的目的一方面是减少假同步的概率，另一方面是为了减少漏同步的概率。

　　漏同步概率P1：

　　假设系统的误码率为P，7位码全部正确的概率是(1-P)7，因此判决门限电平为7时的漏同步概率为P1=1-(1-P)7。若将判决门限改为6，此时允许有一位错码，出现一位错码的概率为C71P1(1-P)6。漏同步概率为P1=1-[(1-P)7+C71P1(1-P)6]。一般地，设帧同步码组数目为n，判决器容帧同步码组中最大的错码数为m，则漏同步概率为：

　　从前面的帧同步系统的设计可以了解到，识别器只能被动地识别与帧同步码组相同的码组，如果在信息码组中也出现了与帧同步码组相同的码组，这时识别器会把它误认为帧同步码组而出现假同步。

　　比较式(1)和式(2)可以看出，当m增大时，P1减小，P2增大，两者是矛盾的，另外还可以看出，当n增大时，P1增大，而P2减小，两者也是矛盾的。因此m和n的选择要兼顾P1和P2的要求。

　　平均同步建立时间ts：

　　假设漏同步和假同步都不发生，即P1＝0，P2＝0。在最坏的情况下，实现帧同步最多需要一帧的时间。若一帧的码元为N，码元宽度为Tb，则最长的帧时间为NTb。如果同时出现漏同步和假同步，需要额外的同步建立时间，由此得到帧同步平均建立时间为：

ts＝(1＋P1＋P2)×NTb

　　4.3 数据传输速率评价

　　经过实际测试，针对256点结合QPSK调制，每解调出一个符号平均所需要的指令周期为41 216个时钟周期，即512μs。对此实际调试情况，分析其实测参数数据如下:

　　一个OFDM符号内包含的比特数为：1/2(卷积码)×2bit(QPSK)×120(用户子载波)+2bit(BPSK)×8(导频子载波数)=136bit，则除去导频开销，能够用于数据传输的空中数据率为。

　　由此可见，实际测试的数据传输速率达到本系统要求(150kbps)，表明此OFDM基带处理系统的数据传输性能充分满足所制定的标准。

　　本文建立的基于FPGA的可实现流水化运行的OFDM系统的硬件平台，经系统调试和性能评价，符合设计要求，该硬件平台的实现使得低成本高速OFDM调制设备的实现成为可能。

　　参考文献

　　[1] 黄志伟，王彦. FPGA系统设计与实现[M]. 北京：电子工业出版社，2005.1.

　　[2] 蔡云岩，李思敏. OFDM调制算法与FPGA实现[J].桂林电子工业学院学报，2002,(6).

　　[3] 潘松，黄继业. EDA技术与VHDL[M]. 北京：清华大学出版社，2005.7.

上一页  [1] [2] 

本文关键字：暂无联系方式DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术