基于CPLD的高速可程控数字延迟线系统的设计

　　5 结论

　　本文作者创新点：摒弃了传统的采用两个参数完全相同的延迟模块来实现数字延迟线的设计方法，设计了一种由单一模块可同时对脉冲上升沿和下降沿进行延迟的数字延迟线，并采用了CPLD用以实现高速可程控数字延迟线系统的设计。另外，该数字延迟线系统可通过提高晶振频率，采用速度更高的CPLD芯片来进一步降低延迟误差。本文所述系统已完成调试工作并已开始应用于兰州重离子加速器冷却储存环（HIRFL-CSR）的Kicker电源系统中。

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　　参考文献

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