用FPGA设计软件无线电和调制解调器

　
　　由于相同的系数组要用于两个采样周期，一个用于I通道数据计算，另一个用于Q通道数据计算，用一组DALUT和2/1复用器将串行数据流导向相应的地址端口。这些端口可以表示DALUT的结构。h 3端口的逻辑高电平选择部分乘积和包含h 3的所有内存地址。与此类似，h 7端口的逻辑高电平选择所有包含h 7的所有地址，h 3和h 7端口的逻辑高电平选择所有包含h 3和h 7的地址。剩余的六个系数仍采用这种模式。事实上，八个系数将需要2 8或256个字存储。对于12比特系数的情况，将需要 （每个CLB为256/32 字） x 12 = 96 个CLB.另一个诀窍是使用两个DALUT，每个需要四个系数并增加它们的输出。这样CLB的数目则减少到（2 x 24）/32 x 12 + 13/2 （并行加法器） = 18.5 个CLB.同样的简化也可用到以h 1开始的第二套滤波器系数中。采用2/1复用器可分时共享并行加法器。该加法器扩展为13个比特后，输入到前述执行移位和加法运算的标量累加器。当输入变量的符号位传输给DALUT时，就进行减运算。此过程可通过在DALUT输出增加EXOR门并向累加器第一级进位的标准方法来完成。对于负响应Y d和Y e，数据采样可不管符号位，而对所有的DALUT输出数据取反来求补。
　
　　对于分数二进制补码格式的I、Q数据，滤波器系数要进行调整以防在最后输出中溢出。十个最高有效位可加载到D/A转换驱动寄存器中。
　
　　滤波器数据通道的CLB总数为71.5个，FPGA输出端口带有触发器，可作为D/A转换的驱动寄存器。算上编码器（31个CLB）及定时和控制功能（估计要少于50个CLB）在内，总数大约为159个CLB，正好可置于Xilinx XC4000系列中较小（稍大于最小）的芯片中，即XC4005 （196个CLB）。如果采用Xilinx Virtex等更高级的FPGA器件，则可减少CLB的数量并提高性能。
　

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　　整个设计可确保60MHz系统时钟条件下的性能。数据流采取统一形式且单向传输。可以插入管道寄存器（不增加CLB）以缩短组合路径。通过标量累加器的十四级的进位链是最长的组合路径。然而，通过内置预进位电路可确保足够的速度余量

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