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基于DSP Builder的Chirp信号源设计

基于DSP Builder的Chirp信号源设计

点击数:7264 次   录入时间:03-04 11:38:45   整理:http://www.55dianzi.com   DSP/FPGA技术

  并在DDS的输出端建立FFT观测窗口。

  4 验证与仿真

  假设现在的初始相位为0,初始频率也为0,采样点步进控制字设置为输出12为步进循环增加模式。在时域输出观测窗口(Scope)中观察到图形如图10所示。

在时域输出观测窗口

  从图11中可见,输出信号的频率发生了周期性并且有规律的变化,证明了该设计能很好地实现Chirp信号源的功能。并且通过Altera DSP Builder提供的SignalComplier工具,能很轻松地生成HDL(VHDL或者Verilog HDL)代码下载到FPGA中运行,大大简化了FPGA设计。

Chirp函数在频域内的变化仿真图

  5 结 语

  根据Chirp函数特定的输入/输出(线性和非线性)关系,计算得出当前输入字与输出频率的对应关系,然后设计控制字子模块产生DDS模块的频率控制字,驱动DDS产生不同的输出频率,通过在Matlab的Simu-link环境下的仿真验证,得出不同时刻输出的频谱图,验证了该设计能很好地实现Chirp信号源。



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