摘 要： 提出了一种基于DSP的高速数据采集系统的设计方案，对其中高速A/D、高速缓存、DSP控制以及数据通讯接口等内容进行了讨论，提出了更为有效的同步控制方式。该设计方案电路简单、可进行多通道扩展、具有一定的通用性。
关键词： DSP 高速A/D FIFO 异步串行通讯
在电子测量中，常常需要对高速信号进行采集与处理。例如，在光传感技术中，对光脉冲散射信号的测量；在雷达工程中，对电磁脉冲信号的测量等，就需要对高速信号进行采集与处理，而且对此类高速信号的测量，往往对数据采集与处理系统提出严格的要求。
本文设计并实现了一种基于DSP的高速数据采集与处理系统。该设计方案电路简单、可靠性好、具有一定的通用性、可以进行多通道扩展。系统主要包括高速A/D、高速缓存、DSP处理器、通讯接口四个部分，其结构示意图如图1所示。
1 同步与过程控制
在通常的数据采集系统中，测量过程是通过对A/D变换器的控制来实现的。但对于一个高速采集系统而言，这种方法有局限性。因为高速A/D建立稳定的工作状态需要相当长时间，频繁的改变A/D的工作状态会影响测量的精度，严重时会造成信号的失真。
在本设计方案中，同步命令并不直接作用于高速A/D。自通电时起，A/D和时钟电路始终处于工作状态，同步命令通过对高速FIFO的写入端的控制，即允许或禁止对FIFO写入，实现对采样数据的取舍。与A/D相比，高速FIFO的写有效时间为3ns，对同步和过程控制更为有利。
一次完整的测量过程是从DSP发出同步命令开始的。同步命令一方面触发发射机工作，另一方面允许对FIFO写入，对采样的数据进行存储。当存储的数据到达预定的数量时，FIFO的特定状态位置位，引发DSP外部中断。在中断服务程序中，DSP禁止对FIFO写入、中断数据的存储，同时复位该状态位。然后读取数据，待完成数据处理过程之后，DSP对FIFO复位清零。此即完成一次测量。
2 高速A/D转换器
高速A/D转换器选用AD9432，采样位数12位，最高采样速率105MHz，模拟带宽500MHz，差分信号输入，差分外部时钟，片内带有输入缓存和采样/保持器，12位并行数据输出，52引脚LQFP封装。
由于AD9432要求差分输入形式，因此对于单端输入信号必须经过图2所示的信号调理电路变换为差分形式。图中，AD8138为差分输出的高精度运算放大器。
时钟对于一个高速数据采集系统而言是十分重要的。在最高采样频率下，为了保证测量的精度，AD9432要求时钟波形的上升沿和下降沿小于2ns，这样的标准在TTL逻辑下难以实现，但利用ECL器件可以有效地解决此问题，图3为差分时钟电路。 需要说明的是：ECL器件的驱动能力有限，一路差分时钟输出一般只供一个器件使用。
本文关键字：数据采集 DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
