为了提高产品的耐受性，影响整个电子业的四个长期趋势，促使静电放电(ESD)保护在目的性工程的总体实践中日益重要。首先，与数年前相比，随着用户、信号I/O功能日益复杂和流行，产品上ESD的闪击进入点多了许多。尤其是对于信号I/O端口，以及小键盘、指示器、显示器。
其次，随着IC制造工艺从500nm左右演变到90nm和更小尺寸，集成器件的击穿电压已大大降低。这与工作电压的降低直接相关，在计算核心领域幅度最大，而且在I/O、存储器、模拟电路也是如此。这个趋势的一个受害者就是传统的保护器件，它们的阈值电压超过了当前器件的最高电压应力极限。
第三，伴随着集成器件尺寸的缩小，信号传输频率增加迅猛。这个趋势极大改善了计算装置的吞吐速度，以及射频和光子系统的频谱接入。然而，随着信号传输频率的增加，电路对并联电容的承受力减弱了。遗憾的是，所有的瞬态电压保护器件均须工作在并联模式，因此在其非工作模式中导致了并联的杂散。
最后，当前集成器件的微型化趋势也造成了产品尺寸的总体缩小。较短的传导迹线提供较低的杂散电感，这既有优点也有缺点。好的一面是，对于邻近电路所承受的瞬态电流而言，较小的电感杂散带来的耦合系数较小。然而，较低的杂散电感也增强了迹线对电流瞬态的响应，并降低了电流路径的动态阻抗。
故障机制
防范危险的最好保护方法始于损害的基本性质是严重的热过载，以及它对系统的损害方式。ESD损害的基本性质是严重的热过载，在放电事件中，由于它以极快的速度传递能量，其速度远远超过常见IC结构的热时间常数，并且一般把能量集中在极小的体积内，所以只需极少的能量就能造成很大损害。
双极输入器件仍用在仪器前端、模拟信号处理器等高精度超低噪声应用中，它对电压过载尤其敏感。例如，能使器件保持完好的基极发射极结发生电流有限的反向击穿时，可能会降低晶体管的gm（跨导），并增加反向泄漏电流。超过电流限制时可能导致基极发射极短路，使器件失灵。
MOS器件比双极器件更易遭受到ESD破坏，并且随着制造工艺尺寸的每一次缩短而更加脆弱。由于工艺技术的进步，栅极氧化物厚度随之缩小了。在90nm，氧化物仅有几个分子层厚，这个问题驱使工艺开发者去研究可以替代的栅极化学技术。虽然超薄膜的表面绝缘强度大于厚膜，但栅极氧化物的击穿电压仍然会随着先进工艺中更薄的氧化物而下降。如果一个大于氧化物击穿电压的瞬态出现在MOS晶体管的栅极上（相对于沟道电势），氧化物就会失效，这个事件称作“氧化物穿通”。轻微的损害也会导致明显的栅极泄漏。更典型的情况是，在栅极金属化层和沟道之间形成短路，由此毁坏器件。
IC内部的传导膜也会遭受ESD导致熔断引发的故障，从而导致断路。熔断行为遵循I2t特征。内部峰值电流高达30A时，即使ESD的短暂闪击也能毁坏钛钨或镍铬薄膜迹线。
测量标准
务必指出的是，ESD抗扰度标准规定了系统级达标测试。测试程序并非普遍适用于ESD闪击直接施加到IC引脚的情况。较老的US MIL STD 883是例外，它规定了一个源极模型，后者包含一个100pF电荷存储器，在1500 ohm源极电阻后面，用于在高达2kV的电势做测试。正如此后的许多ESD抗扰度测试程序一样，MIL STD 883依靠气隙放电来模拟来自人体的闪击。遗憾的是，长久以来，对于气隙放电测试，测试执行过程和环境的微小变化也使得测试可重复性的问题多多。
目前最常用的ESD抗扰度标准是IEC 61000-4-2标准。该系统级标准规定了一个源极模型，后者包含一个150pF电荷存储器（在330 ohm源极电阻后面）和一个特定的电流放电波形（图1和表1）。与旧标准规定的源极相比，大电荷存储器和低源极电阻使源极模型能交付更多能量和更大电流。
IEC 61000-4-2规定了4个测试强度级别。前两个级别强度较低，适合于具备防静电表面的受控环境中的永久设备。例如，这也许包括电脑服务器，它们位于出入受限的地方，并且有温度和湿度控制。第三个级别针对不受控环境中只受到零星触碰的设备，如台式电脑，操作人员只在工作日为了开机才触碰它。第四级是最高强度级别，针对不受控环境中经常被触碰的设备，比如手机、MP3播放器或笔记本电脑。
IEC 61000-4-2测试程序同时包含了接触放电和气隙放电。接触放电提供了更一致、可再现性更高的结果。在接触放电非实际条件的情况下，应仔细记录测试设置和程序，并测试足够多的单元，以便评估测试结果中的变化程度。
一些IC制造商会参照各项标准和源极模型来声明ESD抗扰度。应仔细了解这些声明是遵循MIL STD 883程序还是更现代的标准。如果是后者，则在接受它们的声明值之前，还应了解这些声明适用的电路板布线约束条件。缺乏参考测试说明的ESD抗扰度声明毫无意义。
初级保护
虽然IC引脚配备了电压过载箝位电路，但这些电路结构太小，并且位置远离放电进入点，无法像初级保护机制那样有效。因此，系统设计必须包含初级保护元件，以便把能量从ESD闪击安全地分流。
对于ESD耐受性，保护器件的位置是其中关键的问题。ESD抗扰方法完全依靠把闪击能量分流到地，如表1所示。如果把初级保护器件放在离ESD闪击进入点很近的位置，例如在I/O端口附近，那么闪击电流只会流过很短的一段PCB迹线。而如果把初级保护器件放在离进入点有些距离的位置，那么闪击电流就会流过较长的迹线长度。在这种安排中，闪击电流能更好地以电感形式耦合到邻近迹线，包括那些未在外部端口终结的迹线，如果在此终结，它们就不会受到ESD引发的应力的危害。
与此类似，接地设计必须考虑正常工作条件下流过的ESD闪击电流和接地返回电流。这项要求一般建议：保护器件配备的接地迹线比设计方案所担保的更粗，或者使用接地层。
应仔细考虑初级保护器件的规格。元器件制造商只用几个参数来描述瞬态电压抑制器(TVS)的特性，但所有参数均须适合于所需受保护的特定线路。额定工作电压或最高开路电压是被保护电路在正常工作条件下应承受的最高电势。电压不超过最高开路电压时，器件的泄漏电流应不会超过极小的规定值。最高开路电压及其泄漏电流应适用于器件的整个工作温度范围。
随着器件电势超过最高开路电压，分流电流将开始增加。元器件制造商在分流电流升至特定值时，规定了一个称作“击穿电压”的阈值。该阈值在室温时一般比最高开路电压高10－15%，并且正温度系数约为0.1%/℃。
TVS把受保护节点限制在箝位电压，元器件的数据表在其峰值冲击电流（最高安全工作电流）规定该电压值。箝位电压一般比最高开路电压高60%。电压从击穿电压升至箝位电压的部分原因是器件在消散ESD闪击能量时的内部温升。保守地规定器件的峰值脉冲功率，就能把箝位电压的影响降至最低。不过，应注意：器件的并联杂散电容与其尺寸成比例。
箝位电压的第二个影响因素，源自于流过器件及布线中的受保护节点和地之间的寄生电阻的分流电流。让迹线保持尽可能短和宽，可以降低IR。同样，闪击前沿的电流迅速升高，会使插入到器件及布线中的寄生电感对箝位电压产生动态影响。让迹线尽可能短和宽，也可以把这个动态项降至最低。
以上部分介绍了电子行业的四个长期技术和应用趋势，这些趋势提高了静电放电(ESD)保护对耐用电子设计的重要性。举例说明了ESD闪击可能引发的故障机制，以及一些定义测试仪器和测试协议的常见标准，人们可用这些仪器和协议来评估产品的耐用性。最后介绍了分流型保护器件的关键参数，可用这些器件来保护设计方案中易被ESD和其它快速瞬态损坏的节点。第二部分将介绍最常见的分流时间瞬态抑制器，并探讨如何为其中广泛应用的器件制定规格。
抑制器（或称箝位器件）有多种构造。最常见的是金属氧化物压敏电阻(MOV)、聚合物变阻器、标准齐纳二极管、雪崩瞬态电压抑制器(TVS)二极管。它们均作为分流型保护器件来工作。（在电源轨应用中，保险丝、断路器或其它过流限制元件应位于能量来源与任何分流型瞬态保护器件之间。缺乏此类串联过流保护，就可能在分流器件工作时导致危险状况。）与此类似，应考虑应用在分流型保护器件与线路驱动器或其它低压I/O信号源之间是否需要串联阻抗，以针对信号路径上的过多故障电流提供保护。
MOV内部结构包括一个氧化锌颗粒矩阵，这些颗粒在其边界的表现像PN半导体结。该矩阵组成了一个包含串联和并联二极管的大型阵列，因此在击穿期间，电流往往会流经这个整体。间隙电极的作用是重新分配电流密度，来确保这些器件充分利用各自的主体。所以最终MOV的额定功率与体积成正比。
这些器件天生就是双向，并表现出较高的阈值电压和泄漏电流，这使它们适合作为交流电输入浪涌保护器。对于汽车、工业、数据处理和类似环境中易受线路浪涌影响的直流电应用，上述器件能起到相似作用。然而，这些特性使MOV不适合于多数信号线路保护方案。
聚合物变阻器的表现类似于可控硅，这意味着它们的I/V曲线可迅速折回，使箝位电压远低于阈值。再加上它们的低电容和小尺寸，使它们对于高速信号线路很具有吸引力。但遗憾的是，它们的阈值电压经常高于现代信号I/O端口上的电压过应力极限情况下的实际可承受量。
齐纳二极管的特征表现与分流式稳压器相同。这类器件在低于其阈值电压时表现出的泄漏电流非常合理。随着源极电压升高并超出齐纳二极管的阈值，器件开始导电。无负载源极电压和齐纳二极管的工作电压之间的差值在源极阻抗两端下降，并且齐纳二极管会调制分流电流来保持这种工作状况。齐纳二极管的端子电压在恒温时保持基本稳定。
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