Camera Link接口的异步FIFO设计与实现

4 验证结果
      将程序下载到FPGA中，使用开发工具QUARTus II6.0中自带的逻辑分析仪SignalTap对FIFO中的信号进行采样监测，采样结果如图7、图8所示。结果表明信号时序准确，数据和地址无毛刺现象。从图7可以看出，当LVAL信号为低时，读地址不增加并停止读，满足时序要求。图8中rdata为读出数据，值为0～9，lval_count为LVAL信号的计数寄存器，计数值为0～369，其中高电平为0～319。从图中看出：读出数据值和lval_count的尾数值一一对应，也就是说LVAL与读出数据一一对应。结果表明其可以为Camera Link接口提供稳定的数据及控制信号。

    本文设计了一种异步FIFO，并成功应用在Camera Link接口中。分析和解决了异步FIFO设计中存在的2个关键问题：用高速的格雷码指针作为读写地址编码，有效降低了亚稳态出现的概率；通过划分地址空间和增加标志位解决了空、满信号问题。同时还解决了与Camera Link接口的时序匹配问题。设计中增加了电路的面积，但避免了复杂的组合逻辑，提高了系统的工作频率。
参考文献
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