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用VHDL语言设计FPGA简易数字钟

用VHDL语言设计FPGA简易数字钟

点击数:7892 次   录入时间:03-04 11:57:07   整理:http://www.55dianzi.com   时钟-定时电路

    when 8 => shig <= "0000000";

    when 7 => shig <= "0001111";

    when 6 => shig <= "0100000";

    when 5 => shig <= "0100100";

    when 4 => shig <= "1001100";

    when 3 => shig <= "0000110";

    when 2 => shig <= "0010010";

    when 1 => shig <= "1001111";

    when 0 => shig <= "0000001";

    end case;

    case shis_t is

    when 2 => shis <= "0010010";

    when 1 => shis <= "1001111";

    when 0 => shis <= "0000001";

    end case;

    end process c;

    end first;

    和汇编有的一拼啊,呵呵,由于是新手,所以很多程序都带有单片机的想法,其实VHDL和C、FPGA和单片机是两种不同的语言、芯片,主要是要有并行思想和状态机的概念,很遗憾我现在好像都没有。

    设置模式开关是sw01.、分钟设置按钮key01、key02 。



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