在实际的时钟电路设计中，不仅需要考虑端接方式和器件值大小，还需要考虑器件的摆放，如端接电阻和必须尽可能靠近接收端、源电阻必须尽可能靠近发送端、器件与走线方向一致等；同时，布线必须严格按照差分规则，保证两差分线之间间距相等、两线线长相等，与周围高速数字线保持2倍以上的线间距，只有这样才能最终实现高性能的时钟设计。
4结束语
在高速时钟电路的设计中，信号完整性问题一直是困扰设计人员的问题，本文提出的PECIL高速时钟设计是在ADC设计中成功与否的关键因素。通过HyperLynx仿真，可以在最大程度上避免设计中的信号完整性问题。本时钟设计已在PcB实物上得到验证，取得了与仿真一致的效果，证明使用 HyperLynx辅助设计人员进行关键时钟路径的设计是可行的。
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