图5 验证系统框图
本次验证施加的测试激励包括两个部分，一部分是模拟发送数据的过程，如总线对于模块内部寄存器的读信号，UART 串口 输出信号和设备的硬件接口信号等，验证模块的正常功能是否实现；另一部分是模拟接收数据的过程，如外部设备对UART发送的数据接收过程，以及UART 将数据转换发送给微机系统。仿真波形图，如图6所示。
图6 仿真波形图
仿真波形图模拟的是UART在全双工的模式下同时接收一个完整的数据（51，16进制）和发送一个完整的数据（11，16进制）的过程。以接收过程为例：UART首先输出发送UART_INT中断信号，通知处理器准备接收数据，处理器响应中断。UART通过采样脉冲（Baud）将信号写入RX_UDR接收寄存器中，同时接收计数器计数，计数到8时自动清零，中断信号自动清除，随后将接收到的8位数据通过总线模块传入处理器中。发送过程为接收的逆过程。
4 结束语
IP核重用技术以及接口标准化问题是IC设计领域中的研究热点，其应用领域正在不断拓展。本文介绍的基于Wishbone总线的UART IP核的设计方法，通过验证表明了各项功能达到预期要求，为IP核接口的标准化设计提供了依据。此外，该IP核代码全部采用模块化的Verilog-HDL语言编写，便于以后不断完善，具有较强的实际效益。
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