②用VHDL语言或VerilogHDL语言对电路功能进行描述。对复杂系统可采用撟陨隙聰的设计方法，将系统分解成不同层次的、功能较简单的模块，利用VHDL语言对系统功能进行分层描述，减少系统描述造成的错误。
③对不同层次的模块进行功能仿真，以检验各模块设计的正确性，最后对整个系统进行功能仿真，及早排除系统设计中的错误。
④用VHDL或VerilogHDL综合编译器对设计好的系统进行编译，经过逻辑化简及综合布线，生成可对FPGA或CPLD编程的数据文件。
⑤将数据文件通过编程器写入FPGA或CPLD，进行实际测试，若测试数据满足设计要求，则开发工作完成；否则，转①重新进行检查和设计。
采用自校验技术后，可有效地提高容错系统的可靠性，随着集成电路技术的飞速发展，可将一些自校验功能模块进行封装，作为标准单元使用，在模块级上提高容错系统的可靠性。采用高级语言和FPGA或CPLD开发容错系统具有重要的现实意义，可有效缩短开发周期，降低开发成本，提高系统可靠性，应在工程设计中加以推广应用。
本文关键字：技术 嵌入式系统-技术，单片机-工控设备 - 嵌入式系统-技术
