表4.2中的定时实际偏移为-112，而不是仿真条件中的-100，这是由于在瑞利信道的仿真模型中，符号定时同步头位置(重心位置)是在第一条径之后12个采样点出现的。由表中数据对应关系可知，符号定时偏移估计单元可准确地估出符号定时偏移的整数部分。由于采样钟偏移、算法估计误差及电路运算误差的影响，其小数部分不为零，这与电路的仿真结果一致。
改进前后占用硬件资源比较
表4.3给出了改进前后，频域同步所占用的硬件资源比较，其中ALUTS、Registers、Memorybits、DSPbLOCk9-bitelements分别为自适应查找表、寄存器、存储器和9字节DSP处理块。通过比较可以发现，改进后的方案可以节省大量的硬件资源。
表4.3 改进前后的硬件资源对比
结束语
频率偏移估计可以分为整数倍频偏估计单元、小数倍频偏、采样钟偏移估计单元和符号定时偏移估计单元。本文主要介绍各部分的算法方案及电路实现时所用的FPGA元件的基本结构、设计思路。最后通过对电路的仿真波形可以看出，这些频域同步算法和FPGA电路能够满足多载波传输系统的同步要求。
