Verilog HDL 实例设计程序二进制到格雷码转换

module BIN2GARY (EN ,DATA_IN ,DATA_OUT );

	input EN ;

	input [3:0] DATA_IN ;

	output [3:0] DATA_OUT ;

	assign DATA_OUT [0] = (DATA_IN [0] ^ DATA_IN [1] ) && EN ;
	assign DATA_OUT [1] = (DATA_IN [1] ^ DATA_IN [2] ) && EN ;
	assign DATA_OUT [2] = (DATA_IN [2] ^ DATA_IN [3] ) && EN ;
	assign DATA_OUT [3] = DATA_IN [3] && EN ;
endmodule

本文关键字：二进制  设计程序  DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术