采用FPGA的并行扫频实现数字信号的处理

     本文介绍了一种通过采用并行处理技术提高DDS系统时钟的方法，给出了一个基于FPGA的400MHz系统时钟DDS电路的实现方法和测试结果，输出信号频率范围250MHz~350MHz,频率分辨率6Hz,寄生信号抑制优于50dB,为实现雷达和电子战等领域中的宽带信号产生提供了一种可供选择的方案，具有实用性。
 

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