并且在时钟树综合时结合使用- inter_clock_bal2ance选项。最后，为了弥补功耗优化方面的不足，在CTS完毕之后用p synop t– power。不采用门控时钟、采用门控时钟但不做skew优化、采用门控时钟且进行skew优化三种情况下的skew见图4。由此可见，优化后的skew较原来相比虽有所增大，但要远小于优化前的设计。
2. 3 功耗测量过程及实验结果分析
布局布线完成后，导出网表到VCS中进行后仿，并得到分析功耗所需的saif文件。将此saif文件和布局布线后带有实际延时信息的网表读入PT中，加以适当的时序约束进行功耗分析，得到如图5所示的分析结果。
由图5可知， 采用门控时钟技术后的设计总体功耗下降了22. 6 %。其中， 开关功耗下降了63. 2 % ，内部功耗下降了21. 9 %，体现了引入门控时钟技术的优势，因为门控时钟主要用于降低动态功耗，泄露功耗略有下降。总功耗由原来的1 mW降低至778 uW，功耗降低效果非常明显。除此之外，芯片核的面积也略有减小。
3 结语
越来越多低功耗设计方法的出现为低功耗设计提供了无限的空间。门控时钟技术作为当前比较成熟的一种低功耗方法，已经得到普遍应用。本设计全面讲述了门控时钟的后端实现方法，并提出了一种门控控制项的设置方法，解决了由其引起的时钟偏移问题，对VLSI深亚微米低功耗电路物理层的实现有一定的实用价值。
本文关键字：暂无联系方式DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
