可以使用多种方法进行I/O分配：ISE(PACE、Floorplan Editor)、第三方 供应商 (Mentor GraphICs I/O Designer) 、PlanAhead，或甚至Excel电子数据表。
问：在处理不兼容的I/O标准、不同电压参考和其他有关块及区域兼容性问题时，你们建议用户采用什么方法去解决？
ALTEra：我们的目标是使客户尽可能方便地处理这个问题。为了达到这个目的，我们的FPGA管脚能够支持工作在不同电压的多个I/O标准(例如，大多数器件上采用 2.5V供电的管脚仍然可以接收3.3V的输入)。此外，大多数管脚可以支持热插拔，这使得我们的FPGA能够作为插入一个带电系统的板上接口。即便当系统规范没有热插拔要求时，这一特性仍然很重要。采用多个供电电压的系统可能采用不同的上电顺序，因此Altera设计的FPGA支持系统按照任意顺序对内核、各种I/O块以及信号驱动器上电。Altera FPGA的这一特性使得设计师可以轻松地将它与其它需要按照一定顺序上电的芯片设计在一起，或至少减少了一个需要担心的事情。
问：如果你的客户准备移植到另外一个FPGA、结构化ASIC或ASIC，你会建议你的客户如何做？
Actel： Actel已经为多代基于闪存的FPGA器件(从ProASIC到ProASIC Plus到ProASIC3)提供了独一无二的管脚兼容移植功能。一般来说，只有当客户必须采用更新的技术进行设计时才会考虑移植。此时，设计师可以先采用适合启动设计/开发的较低风险成熟器件(或技术)。这也为客户提供了一条到更低成本解决方案的简单且预先确定好的移植路径，该解决方案只需要最少的系统和设计修改(通常只需要重新综合、布局和重新进行时序设计)就可进行批量生产。这一成本移植策略允许客户避免移植到ASIC/标准单元时所冒的高风险和高成本。
Altera：如果从一个FPGA转移到另一个相同系列的FPGA，我们提供管脚移植。如果从一个系列转移到另外一个系列，通常需要开发出一块衍生板，因为管脚排列是不同的。通过采用MegaFunctions(如lpm_mult)，设计师可以确保最大限度地复制专用模块(如DSP 模块)的性能。
我们推荐使用HardCopy II结构化ASIC。在QUARTus II软件中选择HardCopy选项，可以很轻松地移植到结构化ASIC。例如，通过确保所使用的管脚从FPGA映射到HardCopy II器件。另外一个关键点是，HardCopy II器件上的模块(如存储器、LVDS接口或PLL等)与FPGA是相同的，这可使得移植变得非常轻松。
将逻辑从FPGA移植到ASIC是相对比较简单的。不过，把其它元件从FPGA移植到ASIC中就相对比较困难，因为PLL或存储器模块可能工作起来不太一样。由于我们不知道ASIC模块是怎样工作的，因此在此方面提出建议已超出了我们的能力范围。
Xilinx：考虑到结构化ASIC或ASIC转换时必须在再验证和测试向量生成方面花费很长的时间，因此降低FPGA设计成本的最好替代方法是使用Xilinx的 EasyPath解决方案。它利用同样的FPGA芯片，但是使用不同的测试方法来创建一个提高良率和降低成本的面向设计的测试方法学。在这一移植过程中，没有必要做特殊准备或者避免使用任何FPGA功能，因为这些功能都可以在EasyPath实现中获得。
对于采用更大容量Xilinx FPGA做ASIC原型设计的用户而言，简化这一转换过程的常用方法是将与器件相关的功能(如存储器)保留在它们各自独特的分层模块中。这样，它们以后就可以被具有相同功能的ASIC版本所取代。当然，这个方法的缺点是用户放弃了充分使用嵌入式硬模块的能力(如复杂RAM块、DSP/乘法器模块、数字时钟管理器、以太网MAC和PCI Express端点模块)，除非在ASIC中创建有相似的定制功能。
问：当将 FPGA 器件整合到PCB上时，关于SSO/SSN问题你们会给客户什么建议？
Actel：由于客户需要更全面地了解和解释SSN特性，因此我们非常重视这个问题。通过测试、描述和与客户一起工作的经验，我们发现造成SSN问题的主要因素是封装的选择、I/O布局和输出时序。在PCB上进行适当的去耦、端接和布局是非常重要的。不过，最好是在问题的源头完全避免SSN。
QFP封装由于其封装引脚和邦定走线带来的电感越来越大，实际上不如市面上各种BGA封装。因此，我们针对QFP封装的SSN建议更为严厉。为了防止QFP封装带来的SSN问题，建议避免在裸片上将较大的SSO组安排在相近位置。不过，如果这是不可避免的，用户应该确保灵敏的“安静”I/O位于VCCI或者GND附近。或者，用户可以利用相对不活跃的输出将SSO总线与灵敏的I/O隔开。如果I/O布局已经被锁定而且客户无法满足我们的建议，他们可以在总线内创建小的时序组。这里，I/O以大于1ns的间序交 错排列。如果做到了这点，总线输出将不再同步切换。
问：你们建议如何处理全局和本地/区域时钟？
Actel：我们基于闪存的ProASIC3E FPGA系列提供18个专用全局时钟，这意味着大部分设计不会受到时钟的限制。对于区域时钟，这些全局时钟中的12个被局部化到该器件的四分之一区域。那么，FPGA设计师应该如何处理跨越用户设计区域和IP模块的公共全局时钟呢？通常，客户必须在更低一级的模块中例示一个全局时钟，将其带到一个输出端口，然后再分发到设计的其他部分。借助Actel的Libero IDE 7.3，客户可以获得基于模块的设计方法，并补救时钟分配问题，客户只需要例示一个全局时钟占位符(CLKINT)。然后，全局缓存可以在设计的顶层中实现。这使得时钟分配和分发更加直观，并简化了在多个设计中模块的重利用。
问：在IP模块集成方面，你看到了哪些问题？你能给工程师什么购买IP的建议？
Actel：IP产生了边界，限制了自动化工具能够优化的东西。另一方面，让IP边界可辨识对调试是非常有帮助的。对于一个复杂度越来越大的设计流程，IP模块是一个用来限制改变的自然边界。
现代FPGA除了逻辑门之外还有很多固定资源。通常多个IP模块共享这些资源。很少FPGA 供应商 的工具可以最优化处理这一资源共享问题，但Actel Libero在设计时就考虑到了这一问题。其中一个例子是在Actel Fusion混合信号FPGA上多个IP模块间时钟和内存资源的高效共享。
在选择IP时，应该检查其功能和配置以确定它是否能满足你的设计要求。你应该观察该IP是否是针对你的目标FPGA而设计的，以及其尺寸和性能是否高效。好的IP还配有完整的测试向量和高质量的文档。最后，在你答应使用前检测一下该IP核的来历和供应商。
Xilinx：在集成IP模块时的确有一些小挑战，这主要是由于IP供应商实际交付的IP模块与那些可交付使用的IP模块之间存在细微差别而引起的。集成IP模块的一个较大的挑战是确保客户设计仍然能够满足时序和资源要求。我们提供给购买IP的工程师的最重要建议是，确定IP供应商是如何检测和验证该IP的，也就是确认质量和易用性。
问：什么样的时序问题正在引起最大的麻烦？你们建议如何处理？
Actel：最小延时和保持时间分析似乎经常被忽视。外部保持时间和跨时钟域路径(而不是与时钟歪斜时序相对的简单的寄存器到寄存器数据路径)会引起大部分导致硬件失败的时序问题。首先，用户应该进行时序仿真和静态时序分析。仿真提供了功能验证，静态分析提供最好的时序覆盖。为了进行精确的外部保持时间计算，时序应该在最好的工作条件下(包括最高电压、最低温度和最快速度)从发送端、接收端和PCB提取。Actel SmartTime时序分析仪允许用户输入外部输入和输出延时，然后进行所有这些计算。
我们看到的与跨时钟域路径相关的主要问题是时序验证不够充分。当设计中存在跨时钟域路径时，静态时序分析是非常关键的。但是，一些静态时序分析工具不能自动进行这一分析。为了进行这一分析，用户必须定义每个时钟的频率，在最好和最坏的工作条件下进行分析，以及对于每一种工作条件，估计不同时钟之间最大和最小时序偏移。
LattICe：下列三大时序问题正在引起最大的麻烦：高速时钟域转移、竞争条件和保持时间不足。随着工作频率提高，时序窗口正变得越来越小。仔细的时序分析和强大的软件工具可以帮助工程师确定问题区域并解决这个问题。
由于Lattice FPGA 交换逻辑的极高性能，保持时间不足的可能性已经开始明显增加。保持时间不足通常发生在时钟偏移大于数据时延的时候。即使Lattice FPGA的主时钟走线具有非常小的偏移，但由于数据路由太快以致于这些不足情况是可能发生的。Lattice ispLEVER设计工具提供自动校正保持时间不足的功能。
本文关键字：供应商 DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
