利用直接时钟控制技术实现存储器接口数据采集

　　此时序分析中考虑的外部存储器参数有：

　　TAC - 读取数据 (DQ) 的存取时间（以 FPGA 传递给存储器的时钟为参照）

　　TDCD - DCM 输出占空比失真

　　利用 FPGA 时钟而非存储器时钟/ 选通脉冲 (DQS)，来采集读取数据 (DQ) ；因此，该分析考虑了 TAC （以时钟为参照的数据存取时间）。在此分析中，未考虑 DQS - DQ 存储器参数，如TDQSQ 和 TQHS，因为 TAC 比这两个参数更重要。

　　此时序分析中考虑的 FPGA 参数有：

　　TCLOCK_TREE-SKEW - 紧密放置在该组中的 IOB 触发器的全局时钟树歪斜

　　TPACKAGE_SKEW - 特定器件/ 封装的封装歪斜

　　TSAMP - Virtex-4 源同步数据手册中规定的采样窗口

　　TIDELAYPAT_JIT - Virtex-4 数据手册中规定的每个 IDELAY tap 的数据格式抖动

　　通过检测 DQS 边沿，计算出与 DQS 相关的数据位延迟。利用全局时钟在 I/O 触发器中采集DQS 来进行检测。因此，最终得到的数据延迟值已经包含了 I/O 触发器的建立时间和保持时间。在进行最差情况分析时，需要考虑 I/O 触发器固有的建立时间和保持时间。

　　此外，计算数据位和相关选通脉冲之间的歪斜也需要考虑 PCB 布局歪斜。

　　表3 所示为在205 MHz 频率下，对DDR2 接口执行的读时序分析。全部参数单位均为皮秒。

　　TDATA_PERIOD 是时钟周期的二分之一减去TMEM_DCD。TDATA_PERIOD 与不确定值之和的差，就是有效数据窗口 (43 ps)。因此，在 205

www.55dianzi.com MHz 频率下，-11Virtex-4 器件将产生 43 ps 的余量。

　　参考设计

　　 存储器 接口生成器 (MIG) 工具中集成了直接时钟控制 数据采集 技术的参考设计。该工具已被集成到 Xilinx Core Generator 工具中。最新版参考设计，可从 Xilinx 网站下载 IP 更新： http://www.xilinx.com/cn/xlnx/xil_sw_updates_home.jsp

　　结论

　　Virtex-4 I/O 架构增强了源同步存储器接口的实现。本应用指南及参考设计中使用的架构特性包括：

　　IDELAY 模块 - 连续校准的 tap 延时很小的延迟元件。

　　FIFO16 primitive - 用作 FIFO 的 BLOCk RAM，无需使用生成状态标志所需的其他 CLB 资源。

　　高速差分全局时钟资源提供了更好的占空比。差分时钟减少了参考设计所需的全局时钟资源数量。

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