宽频带数字锁相环的设计及基于FPGA的实现

　　图6-2 Fin="1".6MHz时的仿真波形

　　根据仿真结果，可实现稳定锁相的最低频率为1.2MHz，略高于理论值1MHz；可实现的最高锁相频率为16MHz。捕获时间1个Fin周期。

　　结语

　　在一般的数字锁相环设计中，“捕获时间”和“捕获带宽”这两项关键的性能指标是相互矛盾的，其中任何一项指标的提高都会牺牲另一项指标为代价。本文所介绍的宽频带范围数字锁相环采用较为简单的完成实现了捕获时间小而捕获带宽又相当宽的全数字锁相环，解决了“捕获时间”和“捕获带宽”指标相互矛盾的问题。其中“捕获带宽”指标可以通过提高工作时钟fclk的频率以及锁相环中的计数器的计数容量来进一步扩展。由于该数字锁相环可直接用于同步串行通信中二进制码流的同步时钟的恢复，可自动跟踪接收码流速率的变换，同时该设计是基于 FPGA 的模块化设计，便于其他数字系统设计的移植和集成，在其他数字应用系统特别是在基于FPGA的通信电路中有着重要的意义。

　　参考文献：
1. Kurt Aronow, Bela Geczy,FPGA-Based DPLL Approach Delivers Wide-LOCk ange, 2005. 11, http://www.commsdesign.com/showArtICle.jhtml?articleID=57300545
2. 胡华春, 石玉. 数字锁相环原理与应用[M]. 上海科学技术出版社, 1990.
3. 方建邦, 董献忱, 王天玺. 锁相环原理及其应用[M]. 人民邮电出版社, 1988.
4. 潘松.黄继业. EDA技术与VHDL. 清华大学出版社, 2005.7
5. 单长虹,孟宪元, 基于FPGA的全数字锁相环路的设计.电子技术应用，2001.9.

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