DDR3内存的PCB仿真与设计

    图5 DO数据总线理想波形

    图6 DQ数据总线最坏情况下的实际波形

    4 PCB设计

    4.1设计规则约束

    (1)等长约束

    采用分组等长方式，分组如下：

    数据线与DQS、DM信号组：64位数据线按8位一组，每组分别对应其各自的DQS和DM信号;由于数据时序余量最小，组内严格控制延时，以对应的DQS为基准，等长精度在±10mil.

    地址线、控制线、时钟线组：需等长控制，地址线与控制线各分支的误差±20mil，它们与时钟线误差在±100mil，差分时钟线之间±5rail.

    (2)间距约束

    DDR3同组线间的间距保持在2倍线宽;不同组类线的间距保持在3倍线宽;DDR3线与其他jBDDR3线之间的间距应大于50mil，用于串扰控制。

    (3)线宽约束

    根据传输线阻抗要求和印制板叠层结构计算走线线宽，设置走线线宽规则，保证阻抗的一致性。

    4.2布线技巧

    同组内总线尽量同层走线，时钟线与地层相邻;尽量少用过孔，如用需组内过孔数相同，保证其一致性;相邻信号走线需交叉，避免长距离的重叠走线，如相邻层间距足够大，可适当降低要求;

    走线避免采用直角应用45.斜线或圆弧角走线;尽量采用3W原则走线;

    与电源层相邻的信号层中的高速走线应避免跨电源\地平面;

    电源层比地层内缩20H(H：电源层与地层的介质厚度);不允许有孤立铜的存在。

    5 PCB板后仿验证

    DDR3的PCB设计结束后进行后仿分析，用以对前面的仿真分析进行验证。PCB板后仿主要是对DDR3信号质量和时序关系进行分析。

    5.1 DDR3的差分时钟验证

    DDR3差分时钟在PCB布线后对其后仿真分析，抽取一对实际时钟走线对所走链路进行分析其波形如下图7：其单调性和上下过冲都满足要求。

    图7：差分时钟PCB走线波形图8数据总线写时序

    5.2 DDR3的时序验证

    对于布线后的时序验证也是十分重要的环节。在确定好同步信号组及对应的选通信号后利用Cadence软件的BUS setup功能进行综合分析，位数据总线及相应的DQS信号，设定时钟频率666MHz，设定相应ibis模型，加入随机码流，最终进行分析后可通过测量得到时序参数可计算时序裕量，验证PCB布线是否满足相关的时序关系。分析结果见图8.

    图8数据总线写时序

    从上图8可测量出数据总线的建立时间和保持时间，根据DDR3数据相应时序进行静态时序计算，再综合考虑其余因素对时序的影响来估算包括其PCB走线长度引起的偏移等，满足其DDR3接收端的建立时间和保持时间的时序正确性，其它时序关系类似可通过此验证。

    6结束语

    通过上述Power PC模块的DDR3内存设计分析，了解高速信号反射、串扰、时序等因素对其设计的影响，其仿真分析成为增强计算机系统设计可靠性和稳定性的必要手段，为设计高速数字电路保驾护航。

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